Lines Matching refs:DSI_PROTO
21 #define DSI_PROTO 0 macro
24 #define DSI_REVISION DSI_REG(DSI_PROTO, 0x0000)
25 #define DSI_SYSCONFIG DSI_REG(DSI_PROTO, 0x0010)
26 #define DSI_SYSSTATUS DSI_REG(DSI_PROTO, 0x0014)
27 #define DSI_IRQSTATUS DSI_REG(DSI_PROTO, 0x0018)
28 #define DSI_IRQENABLE DSI_REG(DSI_PROTO, 0x001C)
29 #define DSI_CTRL DSI_REG(DSI_PROTO, 0x0040)
30 #define DSI_GNQ DSI_REG(DSI_PROTO, 0x0044)
31 #define DSI_COMPLEXIO_CFG1 DSI_REG(DSI_PROTO, 0x0048)
32 #define DSI_COMPLEXIO_IRQ_STATUS DSI_REG(DSI_PROTO, 0x004C)
33 #define DSI_COMPLEXIO_IRQ_ENABLE DSI_REG(DSI_PROTO, 0x0050)
34 #define DSI_CLK_CTRL DSI_REG(DSI_PROTO, 0x0054)
35 #define DSI_TIMING1 DSI_REG(DSI_PROTO, 0x0058)
36 #define DSI_TIMING2 DSI_REG(DSI_PROTO, 0x005C)
37 #define DSI_VM_TIMING1 DSI_REG(DSI_PROTO, 0x0060)
38 #define DSI_VM_TIMING2 DSI_REG(DSI_PROTO, 0x0064)
39 #define DSI_VM_TIMING3 DSI_REG(DSI_PROTO, 0x0068)
40 #define DSI_CLK_TIMING DSI_REG(DSI_PROTO, 0x006C)
41 #define DSI_TX_FIFO_VC_SIZE DSI_REG(DSI_PROTO, 0x0070)
42 #define DSI_RX_FIFO_VC_SIZE DSI_REG(DSI_PROTO, 0x0074)
43 #define DSI_COMPLEXIO_CFG2 DSI_REG(DSI_PROTO, 0x0078)
44 #define DSI_RX_FIFO_VC_FULLNESS DSI_REG(DSI_PROTO, 0x007C)
45 #define DSI_VM_TIMING4 DSI_REG(DSI_PROTO, 0x0080)
46 #define DSI_TX_FIFO_VC_EMPTINESS DSI_REG(DSI_PROTO, 0x0084)
47 #define DSI_VM_TIMING5 DSI_REG(DSI_PROTO, 0x0088)
48 #define DSI_VM_TIMING6 DSI_REG(DSI_PROTO, 0x008C)
49 #define DSI_VM_TIMING7 DSI_REG(DSI_PROTO, 0x0090)
50 #define DSI_STOPCLK_TIMING DSI_REG(DSI_PROTO, 0x0094)
51 #define DSI_VC_CTRL(n) DSI_REG(DSI_PROTO, 0x0100 + (n * 0x20))
52 #define DSI_VC_TE(n) DSI_REG(DSI_PROTO, 0x0104 + (n * 0x20))
53 #define DSI_VC_LONG_PACKET_HEADER(n) DSI_REG(DSI_PROTO, 0x0108 + (n * 0x20))
54 #define DSI_VC_LONG_PACKET_PAYLOAD(n) DSI_REG(DSI_PROTO, 0x010C + (n * 0x20))
55 #define DSI_VC_SHORT_PACKET_HEADER(n) DSI_REG(DSI_PROTO, 0x0110 + (n * 0x20))
56 #define DSI_VC_IRQSTATUS(n) DSI_REG(DSI_PROTO, 0x0118 + (n * 0x20))
57 #define DSI_VC_IRQENABLE(n) DSI_REG(DSI_PROTO, 0x011C + (n * 0x20))