Lines Matching refs:clkr
63 .clkr.hw.init = &(struct clk_init_data){
79 &gpll0.clkr.hw,
96 .clkr.hw.init = &(struct clk_init_data){
112 &gpll2.clkr.hw,
133 .clkr.hw.init = &(struct clk_init_data) {
149 &gpll3.clkr.hw,
180 .clkr.hw.init = &(struct clk_init_data){
196 &gpll4.clkr.hw,
211 .clkr.hw.init = &(struct clk_init_data){
227 &gpll6.clkr.hw,
474 .clkr.hw.init = &(struct clk_init_data){
494 .clkr.hw.init = &(struct clk_init_data){
515 .clkr.hw.init = &(struct clk_init_data){
540 .clkr.hw.init = &(struct clk_init_data){
565 .clkr.hw.init = &(struct clk_init_data){
578 .clkr.hw.init = &(struct clk_init_data){
592 .clkr.hw.init = &(struct clk_init_data){
605 .clkr.hw.init = &(struct clk_init_data){
619 .clkr.hw.init = &(struct clk_init_data){
632 .clkr.hw.init = &(struct clk_init_data){
646 .clkr.hw.init = &(struct clk_init_data){
680 .clkr.hw.init = &(struct clk_init_data){
694 .clkr.hw.init = &(struct clk_init_data){
707 .clkr.hw.init = &(struct clk_init_data){
721 .clkr.hw.init = &(struct clk_init_data){
734 .clkr.hw.init = &(struct clk_init_data){
748 .clkr.hw.init = &(struct clk_init_data){
761 .clkr.hw.init = &(struct clk_init_data){
775 .clkr.hw.init = &(struct clk_init_data){
788 .clkr.hw.init = &(struct clk_init_data){
802 .clkr.hw.init = &(struct clk_init_data){
816 .clkr.hw.init = &(struct clk_init_data){
830 .clkr.hw.init = &(struct clk_init_data){
850 .clkr.hw.init = &(struct clk_init_data){
872 .clkr.hw.init = &(struct clk_init_data){
892 .clkr.hw.init = &(struct clk_init_data){
912 .clkr.hw.init = &(struct clk_init_data){
932 .clkr.hw.init = &(struct clk_init_data){
953 .clkr.hw.init = &(struct clk_init_data){
974 .clkr.hw.init = &(struct clk_init_data){
995 .clkr.hw.init = &(struct clk_init_data){
1016 .clkr.hw.init = &(struct clk_init_data){
1030 .clkr.hw.init = &(struct clk_init_data){
1044 .clkr.hw.init = &(struct clk_init_data){
1064 .clkr.hw.init = &(struct clk_init_data){
1084 .clkr.hw.init = &(struct clk_init_data){
1104 .clkr.hw.init = &(struct clk_init_data){
1132 .clkr.hw.init = &(struct clk_init_data){
1160 .clkr.hw.init = &(struct clk_init_data){
1181 .clkr.hw.init = &(struct clk_init_data){
1200 .clkr.hw.init = &(struct clk_init_data){
1221 .clkr.hw.init = &(struct clk_init_data){
1242 .clkr.hw.init = &(struct clk_init_data){
1257 .clkr.hw.init = &(struct clk_init_data){
1271 .clkr.hw.init = &(struct clk_init_data){
1290 .clkr.hw.init = &(struct clk_init_data){
1303 .clkr.hw.init = &(struct clk_init_data){
1330 .clkr.hw.init = &(struct clk_init_data){
1343 .clkr.hw.init = &(struct clk_init_data){
1357 .clkr.hw.init = &(struct clk_init_data){
1376 .clkr.hw.init = &(struct clk_init_data){
1417 .clkr.hw.init = &gfx3d_clk_params,
1430 .clkr.hw.init = &(struct clk_init_data){
1449 .clkr.hw.init = &(struct clk_init_data){
1498 .clkr.hw.init = &(struct clk_init_data){
1518 .clkr.hw.init = &(struct clk_init_data){
1546 .clkr.hw.init = &(struct clk_init_data){
1560 .clkr.hw.init = &(struct clk_init_data){
1579 .clkr.hw.init = &(struct clk_init_data){
1598 .clkr.hw.init = &(struct clk_init_data){
1619 .clkr.hw.init = &(struct clk_init_data){
1646 .clkr.hw.init = &(struct clk_init_data){
1656 .clkr = {
1662 &aps_0_clk_src.clkr.hw,
1673 .clkr = {
1679 &aps_1_clk_src.clkr.hw,
1691 .clkr = {
1697 &blsp1_qup1_i2c_apps_clk_src.clkr.hw,
1709 .clkr = {
1715 &blsp1_qup1_spi_apps_clk_src.clkr.hw,
1727 .clkr = {
1733 &blsp1_qup2_i2c_apps_clk_src.clkr.hw,
1745 .clkr = {
1751 &blsp1_qup2_spi_apps_clk_src.clkr.hw,
1763 .clkr = {
1769 &blsp1_qup3_i2c_apps_clk_src.clkr.hw,
1781 .clkr = {
1787 &blsp1_qup3_spi_apps_clk_src.clkr.hw,
1799 .clkr = {
1805 &blsp1_qup4_i2c_apps_clk_src.clkr.hw,
1817 .clkr = {
1823 &blsp1_qup4_spi_apps_clk_src.clkr.hw,
1835 .clkr = {
1841 &blsp1_uart1_apps_clk_src.clkr.hw,
1853 .clkr = {
1859 &blsp1_uart2_apps_clk_src.clkr.hw,
1871 .clkr = {
1877 &blsp2_qup1_i2c_apps_clk_src.clkr.hw,
1889 .clkr = {
1895 &blsp2_qup1_spi_apps_clk_src.clkr.hw,
1907 .clkr = {
1913 &blsp2_qup2_i2c_apps_clk_src.clkr.hw,
1925 .clkr = {
1931 &blsp2_qup2_spi_apps_clk_src.clkr.hw,
1943 .clkr = {
1949 &blsp2_qup3_i2c_apps_clk_src.clkr.hw,
1961 .clkr = {
1967 &blsp2_qup3_spi_apps_clk_src.clkr.hw,
1979 .clkr = {
1985 &blsp2_qup4_i2c_apps_clk_src.clkr.hw,
1997 .clkr = {
2003 &blsp2_qup4_spi_apps_clk_src.clkr.hw,
2015 .clkr = {
2021 &blsp2_uart1_apps_clk_src.clkr.hw,
2033 .clkr = {
2039 &blsp2_uart2_apps_clk_src.clkr.hw,
2050 .clkr = {
2056 &camss_top_ahb_clk_src.clkr.hw,
2067 .clkr = {
2073 &cci_clk_src.clkr.hw,
2084 .clkr = {
2090 &camss_top_ahb_clk_src.clkr.hw,
2101 .clkr = {
2113 .clkr = {
2119 &cpp_clk_src.clkr.hw,
2130 .clkr = {
2136 &camss_top_ahb_clk_src.clkr.hw,
2147 .clkr = {
2153 &csi0_clk_src.clkr.hw,
2164 .clkr = {
2170 &csi0_clk_src.clkr.hw,
2181 .clkr = {
2187 &csi0_clk_src.clkr.hw,
2198 .clkr = {
2204 &csi0_clk_src.clkr.hw,
2215 .clkr = {
2221 &camss_top_ahb_clk_src.clkr.hw,
2232 .clkr = {
2238 &csi1_clk_src.clkr.hw,
2249 .clkr = {
2255 &csi1_clk_src.clkr.hw,
2266 .clkr = {
2272 &csi1_clk_src.clkr.hw,
2283 .clkr = {
2289 &csi1_clk_src.clkr.hw,
2300 .clkr = {
2306 &camss_top_ahb_clk_src.clkr.hw,
2317 .clkr = {
2323 &csi2_clk_src.clkr.hw,
2334 .clkr = {
2340 &csi2_clk_src.clkr.hw,
2351 .clkr = {
2357 &csi2_clk_src.clkr.hw,
2368 .clkr = {
2374 &csi2_clk_src.clkr.hw,
2385 .clkr = {
2391 &vfe0_clk_src.clkr.hw,
2402 .clkr = {
2408 &vfe1_clk_src.clkr.hw,
2419 .clkr = {
2425 &camss_gp0_clk_src.clkr.hw,
2436 .clkr = {
2442 &camss_gp1_clk_src.clkr.hw,
2453 .clkr = {
2459 &camss_top_ahb_clk_src.clkr.hw,
2471 .clkr = {
2477 &jpeg0_clk_src.clkr.hw,
2488 .clkr = {
2494 &camss_top_ahb_clk_src.clkr.hw,
2505 .clkr = {
2517 .clkr = {
2523 &mclk0_clk_src.clkr.hw,
2534 .clkr = {
2540 &mclk1_clk_src.clkr.hw,
2551 .clkr = {
2557 &mclk2_clk_src.clkr.hw,
2567 .clkr = {
2573 &camss_top_ahb_clk_src.clkr.hw,
2584 .clkr = {
2590 &csi0phytimer_clk_src.clkr.hw,
2601 .clkr = {
2607 &csi1phytimer_clk_src.clkr.hw,
2618 .clkr = {
2630 .clkr = {
2636 &camss_top_ahb_clk_src.clkr.hw,
2647 .clkr = {
2653 &vfe0_clk_src.clkr.hw,
2664 .clkr = {
2670 &camss_top_ahb_clk_src.clkr.hw,
2681 .clkr = {
2693 .clkr = {
2699 &camss_top_ahb_clk_src.clkr.hw,
2710 .clkr = {
2722 .clkr = {
2728 &vfe1_clk_src.clkr.hw,
2739 .clkr = {
2751 .clkr = {
2757 &gfx3d_clk_src.clkr.hw,
2769 .clkr = {
2775 &gp1_clk_src.clkr.hw,
2787 .clkr = {
2793 &gp2_clk_src.clkr.hw,
2805 .clkr = {
2811 &gp3_clk_src.clkr.hw,
2823 .clkr = {
2836 .clkr = {
2849 .clkr = {
2855 &byte0_clk_src.clkr.hw,
2867 .clkr = {
2873 &byte1_clk_src.clkr.hw,
2885 .clkr = {
2891 &esc0_clk_src.clkr.hw,
2903 .clkr = {
2909 &esc1_clk_src.clkr.hw,
2921 .clkr = {
2927 &mdp_clk_src.clkr.hw,
2939 .clkr = {
2945 &pclk0_clk_src.clkr.hw,
2957 .clkr = {
2963 &pclk1_clk_src.clkr.hw,
2975 .clkr = {
2981 &vsync_clk_src.clkr.hw,
2992 .clkr = {
3005 .clkr = {
3017 .clkr = {
3029 .clkr = {
3041 .clkr = {
3047 &gfx3d_clk_src.clkr.hw,
3058 .clkr = {
3064 &gfx3d_clk_src.clkr.hw,
3075 .clkr = {
3092 .clkr = {
3098 &pdm2_clk_src.clkr.hw,
3110 .clkr = {
3122 .clkr = {
3134 .clkr = {
3140 &rbcpr_gfx_clk_src.clkr.hw,
3152 .clkr = {
3165 .clkr = {
3171 &sdcc1_apps_clk_src.clkr.hw,
3183 .clkr = {
3189 &sdcc1_ice_core_clk_src.clkr.hw,
3201 .clkr = {
3214 .clkr = {
3220 &sdcc2_apps_clk_src.clkr.hw,
3232 .clkr = {
3245 .clkr = {
3251 &sdcc3_apps_clk_src.clkr.hw,
3262 .clkr = {
3274 .clkr = {
3286 .clkr = {
3298 .clkr = {
3304 &usb_fs_ic_clk_src.clkr.hw,
3315 .clkr = {
3321 &usb_fs_system_clk_src.clkr.hw,
3332 .clkr = {
3344 .clkr = {
3350 &usb_hs_system_clk_src.clkr.hw,
3361 .clkr = {
3373 .clkr = {
3385 .clkr = {
3391 &vcodec0_clk_src.clkr.hw,
3402 .clkr = {
3408 &vcodec0_clk_src.clkr.hw,
3419 .clkr = {
3425 &vcodec0_clk_src.clkr.hw,
3438 .clkr = {
3451 .clkr = {
3464 .clkr = {
3477 .clkr = {
3490 .clkr = {
3503 .clkr = {
3516 .clkr = {
3529 .clkr = {
3542 .clkr = {
3548 &crypto_clk_src.clkr.hw,
3560 .clkr = {
3573 .clkr = {
3586 .clkr = {
3599 .clkr = {
3612 .clkr = {
3625 .clkr = {
3638 .clkr = {
3651 .clkr = {
3664 .clkr = {
3677 .clkr = {
3690 .clkr = {
3703 .clkr = {
3716 .clkr = {
3729 .clkr = {
3842 [GPLL0] = &gpll0.clkr,
3843 [GPLL2] = &gpll2.clkr,
3844 [GPLL3] = &gpll3.clkr,
3845 [GPLL4] = &gpll4.clkr,
3846 [GPLL6] = &gpll6.clkr,
3852 [GCC_BLSP1_QUP1_SPI_APPS_CLK] = &gcc_blsp1_qup1_spi_apps_clk.clkr,
3853 [GCC_BLSP1_QUP1_I2C_APPS_CLK] = &gcc_blsp1_qup1_i2c_apps_clk.clkr,
3854 [GCC_BLSP1_QUP2_I2C_APPS_CLK] = &gcc_blsp1_qup2_i2c_apps_clk.clkr,
3855 [GCC_BLSP1_QUP2_SPI_APPS_CLK] = &gcc_blsp1_qup2_spi_apps_clk.clkr,
3856 [GCC_BLSP1_QUP3_I2C_APPS_CLK] = &gcc_blsp1_qup3_i2c_apps_clk.clkr,
3857 [GCC_BLSP1_QUP3_SPI_APPS_CLK] = &gcc_blsp1_qup3_spi_apps_clk.clkr,
3858 [GCC_BLSP1_QUP4_I2C_APPS_CLK] = &gcc_blsp1_qup4_i2c_apps_clk.clkr,
3859 [GCC_BLSP1_QUP4_SPI_APPS_CLK] = &gcc_blsp1_qup4_spi_apps_clk.clkr,
3860 [GCC_BLSP1_UART1_APPS_CLK] = &gcc_blsp1_uart1_apps_clk.clkr,
3861 [GCC_BLSP1_UART2_APPS_CLK] = &gcc_blsp1_uart2_apps_clk.clkr,
3862 [GCC_BLSP2_QUP1_I2C_APPS_CLK] = &gcc_blsp2_qup1_i2c_apps_clk.clkr,
3863 [GCC_BLSP2_QUP1_SPI_APPS_CLK] = &gcc_blsp2_qup1_spi_apps_clk.clkr,
3864 [GCC_BLSP2_QUP2_I2C_APPS_CLK] = &gcc_blsp2_qup2_i2c_apps_clk.clkr,
3865 [GCC_BLSP2_QUP2_SPI_APPS_CLK] = &gcc_blsp2_qup2_spi_apps_clk.clkr,
3866 [GCC_BLSP2_QUP3_I2C_APPS_CLK] = &gcc_blsp2_qup3_i2c_apps_clk.clkr,
3867 [GCC_BLSP2_QUP3_SPI_APPS_CLK] = &gcc_blsp2_qup3_spi_apps_clk.clkr,
3868 [GCC_BLSP2_QUP4_I2C_APPS_CLK] = &gcc_blsp2_qup4_i2c_apps_clk.clkr,
3869 [GCC_BLSP2_QUP4_SPI_APPS_CLK] = &gcc_blsp2_qup4_spi_apps_clk.clkr,
3870 [GCC_BLSP2_UART1_APPS_CLK] = &gcc_blsp2_uart1_apps_clk.clkr,
3871 [GCC_BLSP2_UART2_APPS_CLK] = &gcc_blsp2_uart2_apps_clk.clkr,
3872 [GCC_CAMSS_CCI_AHB_CLK] = &gcc_camss_cci_ahb_clk.clkr,
3873 [GCC_CAMSS_CCI_CLK] = &gcc_camss_cci_clk.clkr,
3874 [GCC_CAMSS_CPP_AHB_CLK] = &gcc_camss_cpp_ahb_clk.clkr,
3875 [GCC_CAMSS_CPP_AXI_CLK] = &gcc_camss_cpp_axi_clk.clkr,
3876 [GCC_CAMSS_CPP_CLK] = &gcc_camss_cpp_clk.clkr,
3877 [GCC_CAMSS_CSI0_AHB_CLK] = &gcc_camss_csi0_ahb_clk.clkr,
3878 [GCC_CAMSS_CSI0_CLK] = &gcc_camss_csi0_clk.clkr,
3879 [GCC_CAMSS_CSI0PHY_CLK] = &gcc_camss_csi0phy_clk.clkr,
3880 [GCC_CAMSS_CSI0PIX_CLK] = &gcc_camss_csi0pix_clk.clkr,
3881 [GCC_CAMSS_CSI0RDI_CLK] = &gcc_camss_csi0rdi_clk.clkr,
3882 [GCC_CAMSS_CSI1_AHB_CLK] = &gcc_camss_csi1_ahb_clk.clkr,
3883 [GCC_CAMSS_CSI1_CLK] = &gcc_camss_csi1_clk.clkr,
3884 [GCC_CAMSS_CSI1PHY_CLK] = &gcc_camss_csi1phy_clk.clkr,
3885 [GCC_CAMSS_CSI1PIX_CLK] = &gcc_camss_csi1pix_clk.clkr,
3886 [GCC_CAMSS_CSI1RDI_CLK] = &gcc_camss_csi1rdi_clk.clkr,
3887 [GCC_CAMSS_CSI2_AHB_CLK] = &gcc_camss_csi2_ahb_clk.clkr,
3888 [GCC_CAMSS_CSI2_CLK] = &gcc_camss_csi2_clk.clkr,
3889 [GCC_CAMSS_CSI2PHY_CLK] = &gcc_camss_csi2phy_clk.clkr,
3890 [GCC_CAMSS_CSI2PIX_CLK] = &gcc_camss_csi2pix_clk.clkr,
3891 [GCC_CAMSS_CSI2RDI_CLK] = &gcc_camss_csi2rdi_clk.clkr,
3892 [GCC_CAMSS_CSI_VFE0_CLK] = &gcc_camss_csi_vfe0_clk.clkr,
3893 [GCC_CAMSS_CSI_VFE1_CLK] = &gcc_camss_csi_vfe1_clk.clkr,
3894 [GCC_CAMSS_GP0_CLK] = &gcc_camss_gp0_clk.clkr,
3895 [GCC_CAMSS_GP1_CLK] = &gcc_camss_gp1_clk.clkr,
3896 [GCC_CAMSS_ISPIF_AHB_CLK] = &gcc_camss_ispif_ahb_clk.clkr,
3897 [GCC_CAMSS_JPEG0_CLK] = &gcc_camss_jpeg0_clk.clkr,
3898 [GCC_CAMSS_JPEG_AHB_CLK] = &gcc_camss_jpeg_ahb_clk.clkr,
3899 [GCC_CAMSS_JPEG_AXI_CLK] = &gcc_camss_jpeg_axi_clk.clkr,
3900 [GCC_CAMSS_MCLK0_CLK] = &gcc_camss_mclk0_clk.clkr,
3901 [GCC_CAMSS_MCLK1_CLK] = &gcc_camss_mclk1_clk.clkr,
3902 [GCC_CAMSS_MCLK2_CLK] = &gcc_camss_mclk2_clk.clkr,
3903 [GCC_CAMSS_MICRO_AHB_CLK] = &gcc_camss_micro_ahb_clk.clkr,
3904 [GCC_CAMSS_CSI0PHYTIMER_CLK] = &gcc_camss_csi0phytimer_clk.clkr,
3905 [GCC_CAMSS_CSI1PHYTIMER_CLK] = &gcc_camss_csi1phytimer_clk.clkr,
3906 [GCC_CAMSS_AHB_CLK] = &gcc_camss_ahb_clk.clkr,
3907 [GCC_CAMSS_TOP_AHB_CLK] = &gcc_camss_top_ahb_clk.clkr,
3908 [GCC_CAMSS_VFE0_CLK] = &gcc_camss_vfe0_clk.clkr,
3909 [GCC_CAMSS_VFE_AHB_CLK] = &gcc_camss_vfe_ahb_clk.clkr,
3910 [GCC_CAMSS_VFE_AXI_CLK] = &gcc_camss_vfe_axi_clk.clkr,
3911 [GCC_CAMSS_VFE1_AHB_CLK] = &gcc_camss_vfe1_ahb_clk.clkr,
3912 [GCC_CAMSS_VFE1_AXI_CLK] = &gcc_camss_vfe1_axi_clk.clkr,
3913 [GCC_CAMSS_VFE1_CLK] = &gcc_camss_vfe1_clk.clkr,
3914 [GCC_DCC_CLK] = &gcc_dcc_clk.clkr,
3915 [GCC_GP1_CLK] = &gcc_gp1_clk.clkr,
3916 [GCC_GP2_CLK] = &gcc_gp2_clk.clkr,
3917 [GCC_GP3_CLK] = &gcc_gp3_clk.clkr,
3918 [GCC_MDSS_AHB_CLK] = &gcc_mdss_ahb_clk.clkr,
3919 [GCC_MDSS_AXI_CLK] = &gcc_mdss_axi_clk.clkr,
3920 [GCC_MDSS_ESC0_CLK] = &gcc_mdss_esc0_clk.clkr,
3921 [GCC_MDSS_ESC1_CLK] = &gcc_mdss_esc1_clk.clkr,
3922 [GCC_MDSS_MDP_CLK] = &gcc_mdss_mdp_clk.clkr,
3923 [GCC_MDSS_VSYNC_CLK] = &gcc_mdss_vsync_clk.clkr,
3924 [GCC_MSS_CFG_AHB_CLK] = &gcc_mss_cfg_ahb_clk.clkr,
3925 [GCC_MSS_Q6_BIMC_AXI_CLK] = &gcc_mss_q6_bimc_axi_clk.clkr,
3926 [GCC_PDM2_CLK] = &gcc_pdm2_clk.clkr,
3927 [GCC_PRNG_AHB_CLK] = &gcc_prng_ahb_clk.clkr,
3928 [GCC_PDM_AHB_CLK] = &gcc_pdm_ahb_clk.clkr,
3929 [GCC_RBCPR_GFX_AHB_CLK] = &gcc_rbcpr_gfx_ahb_clk.clkr,
3930 [GCC_RBCPR_GFX_CLK] = &gcc_rbcpr_gfx_clk.clkr,
3931 [GCC_SDCC1_AHB_CLK] = &gcc_sdcc1_ahb_clk.clkr,
3932 [GCC_SDCC1_APPS_CLK] = &gcc_sdcc1_apps_clk.clkr,
3933 [GCC_SDCC1_ICE_CORE_CLK] = &gcc_sdcc1_ice_core_clk.clkr,
3934 [GCC_SDCC2_AHB_CLK] = &gcc_sdcc2_ahb_clk.clkr,
3935 [GCC_SDCC2_APPS_CLK] = &gcc_sdcc2_apps_clk.clkr,
3936 [GCC_SDCC3_AHB_CLK] = &gcc_sdcc3_ahb_clk.clkr,
3937 [GCC_SDCC3_APPS_CLK] = &gcc_sdcc3_apps_clk.clkr,
3938 [GCC_USB2A_PHY_SLEEP_CLK] = &gcc_usb2a_phy_sleep_clk.clkr,
3939 [GCC_USB_HS_PHY_CFG_AHB_CLK] = &gcc_usb_hs_phy_cfg_ahb_clk.clkr,
3940 [GCC_USB_FS_AHB_CLK] = &gcc_usb_fs_ahb_clk.clkr,
3941 [GCC_USB_FS_IC_CLK] = &gcc_usb_fs_ic_clk.clkr,
3942 [GCC_USB_FS_SYSTEM_CLK] = &gcc_usb_fs_system_clk.clkr,
3943 [GCC_USB_HS_AHB_CLK] = &gcc_usb_hs_ahb_clk.clkr,
3944 [GCC_USB_HS_SYSTEM_CLK] = &gcc_usb_hs_system_clk.clkr,
3945 [GCC_VENUS0_AHB_CLK] = &gcc_venus0_ahb_clk.clkr,
3946 [GCC_VENUS0_AXI_CLK] = &gcc_venus0_axi_clk.clkr,
3947 [GCC_VENUS0_CORE0_VCODEC0_CLK] = &gcc_venus0_core0_vcodec0_clk.clkr,
3948 [GCC_VENUS0_CORE1_VCODEC0_CLK] = &gcc_venus0_core1_vcodec0_clk.clkr,
3949 [GCC_VENUS0_VCODEC0_CLK] = &gcc_venus0_vcodec0_clk.clkr,
3950 [GCC_APSS_AHB_CLK] = &gcc_apss_ahb_clk.clkr,
3951 [GCC_APSS_AXI_CLK] = &gcc_apss_axi_clk.clkr,
3952 [GCC_BLSP1_AHB_CLK] = &gcc_blsp1_ahb_clk.clkr,
3953 [GCC_BLSP2_AHB_CLK] = &gcc_blsp2_ahb_clk.clkr,
3954 [GCC_BOOT_ROM_AHB_CLK] = &gcc_boot_rom_ahb_clk.clkr,
3955 [GCC_CRYPTO_AHB_CLK] = &gcc_crypto_ahb_clk.clkr,
3956 [GCC_CRYPTO_AXI_CLK] = &gcc_crypto_axi_clk.clkr,
3957 [GCC_CRYPTO_CLK] = &gcc_crypto_clk.clkr,
3958 [GCC_CPP_TBU_CLK] = &gcc_cpp_tbu_clk.clkr,
3959 [GCC_APSS_TCU_CLK] = &gcc_apss_tcu_clk.clkr,
3960 [GCC_JPEG_TBU_CLK] = &gcc_jpeg_tbu_clk.clkr,
3961 [GCC_MDP_RT_TBU_CLK] = &gcc_mdp_rt_tbu_clk.clkr,
3962 [GCC_MDP_TBU_CLK] = &gcc_mdp_tbu_clk.clkr,
3963 [GCC_SMMU_CFG_CLK] = &gcc_smmu_cfg_clk.clkr,
3964 [GCC_VENUS_1_TBU_CLK] = &gcc_venus_1_tbu_clk.clkr,
3965 [GCC_VENUS_TBU_CLK] = &gcc_venus_tbu_clk.clkr,
3966 [GCC_VFE1_TBU_CLK] = &gcc_vfe1_tbu_clk.clkr,
3967 [GCC_VFE_TBU_CLK] = &gcc_vfe_tbu_clk.clkr,
3968 [GCC_APS_0_CLK] = &gcc_aps_0_clk.clkr,
3969 [GCC_APS_1_CLK] = &gcc_aps_1_clk.clkr,
3970 [APS_0_CLK_SRC] = &aps_0_clk_src.clkr,
3971 [APS_1_CLK_SRC] = &aps_1_clk_src.clkr,
3972 [APSS_AHB_CLK_SRC] = &apss_ahb_clk_src.clkr,
3973 [BLSP1_QUP1_I2C_APPS_CLK_SRC] = &blsp1_qup1_i2c_apps_clk_src.clkr,
3974 [BLSP1_QUP1_SPI_APPS_CLK_SRC] = &blsp1_qup1_spi_apps_clk_src.clkr,
3975 [BLSP1_QUP2_I2C_APPS_CLK_SRC] = &blsp1_qup2_i2c_apps_clk_src.clkr,
3976 [BLSP1_QUP2_SPI_APPS_CLK_SRC] = &blsp1_qup2_spi_apps_clk_src.clkr,
3977 [BLSP1_QUP3_I2C_APPS_CLK_SRC] = &blsp1_qup3_i2c_apps_clk_src.clkr,
3978 [BLSP1_QUP3_SPI_APPS_CLK_SRC] = &blsp1_qup3_spi_apps_clk_src.clkr,
3979 [BLSP1_QUP4_I2C_APPS_CLK_SRC] = &blsp1_qup4_i2c_apps_clk_src.clkr,
3980 [BLSP1_QUP4_SPI_APPS_CLK_SRC] = &blsp1_qup4_spi_apps_clk_src.clkr,
3981 [BLSP1_UART1_APPS_CLK_SRC] = &blsp1_uart1_apps_clk_src.clkr,
3982 [BLSP1_UART2_APPS_CLK_SRC] = &blsp1_uart2_apps_clk_src.clkr,
3983 [BLSP2_QUP1_I2C_APPS_CLK_SRC] = &blsp2_qup1_i2c_apps_clk_src.clkr,
3984 [BLSP2_QUP1_SPI_APPS_CLK_SRC] = &blsp2_qup1_spi_apps_clk_src.clkr,
3985 [BLSP2_QUP2_I2C_APPS_CLK_SRC] = &blsp2_qup2_i2c_apps_clk_src.clkr,
3986 [BLSP2_QUP2_SPI_APPS_CLK_SRC] = &blsp2_qup2_spi_apps_clk_src.clkr,
3987 [BLSP2_QUP3_I2C_APPS_CLK_SRC] = &blsp2_qup3_i2c_apps_clk_src.clkr,
3988 [BLSP2_QUP3_SPI_APPS_CLK_SRC] = &blsp2_qup3_spi_apps_clk_src.clkr,
3989 [BLSP2_QUP4_I2C_APPS_CLK_SRC] = &blsp2_qup4_i2c_apps_clk_src.clkr,
3990 [BLSP2_QUP4_SPI_APPS_CLK_SRC] = &blsp2_qup4_spi_apps_clk_src.clkr,
3991 [BLSP2_UART1_APPS_CLK_SRC] = &blsp2_uart1_apps_clk_src.clkr,
3992 [BLSP2_UART2_APPS_CLK_SRC] = &blsp2_uart2_apps_clk_src.clkr,
3993 [CCI_CLK_SRC] = &cci_clk_src.clkr,
3994 [CPP_CLK_SRC] = &cpp_clk_src.clkr,
3995 [CSI0_CLK_SRC] = &csi0_clk_src.clkr,
3996 [CSI1_CLK_SRC] = &csi1_clk_src.clkr,
3997 [CSI2_CLK_SRC] = &csi2_clk_src.clkr,
3998 [CAMSS_GP0_CLK_SRC] = &camss_gp0_clk_src.clkr,
3999 [CAMSS_GP1_CLK_SRC] = &camss_gp1_clk_src.clkr,
4000 [JPEG0_CLK_SRC] = &jpeg0_clk_src.clkr,
4001 [MCLK0_CLK_SRC] = &mclk0_clk_src.clkr,
4002 [MCLK1_CLK_SRC] = &mclk1_clk_src.clkr,
4003 [MCLK2_CLK_SRC] = &mclk2_clk_src.clkr,
4004 [CSI0PHYTIMER_CLK_SRC] = &csi0phytimer_clk_src.clkr,
4005 [CSI1PHYTIMER_CLK_SRC] = &csi1phytimer_clk_src.clkr,
4006 [CAMSS_TOP_AHB_CLK_SRC] = &camss_top_ahb_clk_src.clkr,
4007 [VFE0_CLK_SRC] = &vfe0_clk_src.clkr,
4008 [VFE1_CLK_SRC] = &vfe1_clk_src.clkr,
4009 [CRYPTO_CLK_SRC] = &crypto_clk_src.clkr,
4010 [GP1_CLK_SRC] = &gp1_clk_src.clkr,
4011 [GP2_CLK_SRC] = &gp2_clk_src.clkr,
4012 [GP3_CLK_SRC] = &gp3_clk_src.clkr,
4013 [ESC0_CLK_SRC] = &esc0_clk_src.clkr,
4014 [ESC1_CLK_SRC] = &esc1_clk_src.clkr,
4015 [MDP_CLK_SRC] = &mdp_clk_src.clkr,
4016 [VSYNC_CLK_SRC] = &vsync_clk_src.clkr,
4017 [PDM2_CLK_SRC] = &pdm2_clk_src.clkr,
4018 [RBCPR_GFX_CLK_SRC] = &rbcpr_gfx_clk_src.clkr,
4019 [SDCC1_APPS_CLK_SRC] = &sdcc1_apps_clk_src.clkr,
4020 [SDCC1_ICE_CORE_CLK_SRC] = &sdcc1_ice_core_clk_src.clkr,
4021 [SDCC2_APPS_CLK_SRC] = &sdcc2_apps_clk_src.clkr,
4022 [SDCC3_APPS_CLK_SRC] = &sdcc3_apps_clk_src.clkr,
4023 [USB_FS_IC_CLK_SRC] = &usb_fs_ic_clk_src.clkr,
4024 [USB_FS_SYSTEM_CLK_SRC] = &usb_fs_system_clk_src.clkr,
4025 [USB_HS_SYSTEM_CLK_SRC] = &usb_hs_system_clk_src.clkr,
4026 [VCODEC0_CLK_SRC] = &vcodec0_clk_src.clkr,
4027 [GCC_MDSS_BYTE0_CLK_SRC] = &byte0_clk_src.clkr,
4028 [GCC_MDSS_BYTE1_CLK_SRC] = &byte1_clk_src.clkr,
4029 [GCC_MDSS_BYTE0_CLK] = &gcc_mdss_byte0_clk.clkr,
4030 [GCC_MDSS_BYTE1_CLK] = &gcc_mdss_byte1_clk.clkr,
4031 [GCC_MDSS_PCLK0_CLK_SRC] = &pclk0_clk_src.clkr,
4032 [GCC_MDSS_PCLK1_CLK_SRC] = &pclk1_clk_src.clkr,
4033 [GCC_MDSS_PCLK0_CLK] = &gcc_mdss_pclk0_clk.clkr,
4034 [GCC_MDSS_PCLK1_CLK] = &gcc_mdss_pclk1_clk.clkr,
4035 [GCC_GFX3D_CLK_SRC] = &gfx3d_clk_src.clkr,
4036 [GCC_GFX3D_OXILI_CLK] = &gcc_oxili_gfx3d_clk.clkr,
4037 [GCC_GFX3D_BIMC_CLK] = &gcc_bimc_gfx_clk.clkr,
4038 [GCC_GFX3D_OXILI_AHB_CLK] = &gcc_oxili_ahb_clk.clkr,
4039 [GCC_GFX3D_OXILI_AON_CLK] = &gcc_oxili_aon_clk.clkr,
4040 [GCC_GFX3D_OXILI_GMEM_CLK] = &gcc_oxili_gmem_clk.clkr,
4041 [GCC_GFX3D_OXILI_TIMER_CLK] = &gcc_oxili_timer_clk.clkr,
4042 [GCC_GFX3D_TBU0_CLK] = &gcc_gfx_tbu_clk.clkr,
4043 [GCC_GFX3D_TBU1_CLK] = &gcc_gfx_1_tbu_clk.clkr,
4044 [GCC_GFX3D_TCU_CLK] = &gcc_gfx_tcu_clk.clkr,
4045 [GCC_GFX3D_GTCU_AHB_CLK] = &gcc_gtcu_ahb_clk.clkr,
4108 sdcc1_apps_clk_src.clkr.hw.init = &sdcc1_apps_clk_src_8976v1_1_init; in gcc_msm8976_probe()
4116 ret = regmap_update_bits(regmap, gcc_oxili_gmem_clk.clkr.enable_reg, 0xff0, 0); in gcc_msm8976_probe()
4128 ret = regmap_update_bits(regmap, gcc_oxili_gfx3d_clk.clkr.enable_reg, 0xf0, 0); in gcc_msm8976_probe()