Lines Matching refs:clkr
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3970 [GCC_APSS_AHB_CLK] = &gcc_apss_ahb_clk.clkr,
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3984 [GCC_SMMU_CFG_CLK] = &gcc_smmu_cfg_clk.clkr,
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4006 [BLSP1_QUP3_SPI_APPS_CLK_SRC] = &blsp1_qup3_spi_apps_clk_src.clkr,
4007 [BLSP1_QUP4_I2C_APPS_CLK_SRC] = &blsp1_qup4_i2c_apps_clk_src.clkr,
4008 [BLSP1_QUP4_SPI_APPS_CLK_SRC] = &blsp1_qup4_spi_apps_clk_src.clkr,
4009 [BLSP1_UART1_APPS_CLK_SRC] = &blsp1_uart1_apps_clk_src.clkr,
4010 [BLSP1_UART2_APPS_CLK_SRC] = &blsp1_uart2_apps_clk_src.clkr,
4011 [BLSP2_QUP1_I2C_APPS_CLK_SRC] = &blsp2_qup1_i2c_apps_clk_src.clkr,
4012 [BLSP2_QUP1_SPI_APPS_CLK_SRC] = &blsp2_qup1_spi_apps_clk_src.clkr,
4013 [BLSP2_QUP2_I2C_APPS_CLK_SRC] = &blsp2_qup2_i2c_apps_clk_src.clkr,
4014 [BLSP2_QUP2_SPI_APPS_CLK_SRC] = &blsp2_qup2_spi_apps_clk_src.clkr,
4015 [BLSP2_QUP3_I2C_APPS_CLK_SRC] = &blsp2_qup3_i2c_apps_clk_src.clkr,
4016 [BLSP2_QUP3_SPI_APPS_CLK_SRC] = &blsp2_qup3_spi_apps_clk_src.clkr,
4017 [BLSP2_QUP4_I2C_APPS_CLK_SRC] = &blsp2_qup4_i2c_apps_clk_src.clkr,
4018 [BLSP2_QUP4_SPI_APPS_CLK_SRC] = &blsp2_qup4_spi_apps_clk_src.clkr,
4019 [BLSP2_UART1_APPS_CLK_SRC] = &blsp2_uart1_apps_clk_src.clkr,
4020 [BLSP2_UART2_APPS_CLK_SRC] = &blsp2_uart2_apps_clk_src.clkr,
4021 [CCI_CLK_SRC] = &cci_clk_src.clkr,
4022 [CSI0P_CLK_SRC] = &csi0p_clk_src.clkr,
4023 [CSI1P_CLK_SRC] = &csi1p_clk_src.clkr,
4024 [CSI2P_CLK_SRC] = &csi2p_clk_src.clkr,
4025 [CAMSS_GP0_CLK_SRC] = &camss_gp0_clk_src.clkr,
4026 [CAMSS_GP1_CLK_SRC] = &camss_gp1_clk_src.clkr,
4027 [MCLK0_CLK_SRC] = &mclk0_clk_src.clkr,
4028 [MCLK1_CLK_SRC] = &mclk1_clk_src.clkr,
4029 [MCLK2_CLK_SRC] = &mclk2_clk_src.clkr,
4030 [MCLK3_CLK_SRC] = &mclk3_clk_src.clkr,
4031 [CSI0PHYTIMER_CLK_SRC] = &csi0phytimer_clk_src.clkr,
4032 [CSI1PHYTIMER_CLK_SRC] = &csi1phytimer_clk_src.clkr,
4033 [CSI2PHYTIMER_CLK_SRC] = &csi2phytimer_clk_src.clkr,
4034 [CRYPTO_CLK_SRC] = &crypto_clk_src.clkr,
4035 [GP1_CLK_SRC] = &gp1_clk_src.clkr,
4036 [GP2_CLK_SRC] = &gp2_clk_src.clkr,
4037 [GP3_CLK_SRC] = &gp3_clk_src.clkr,
4038 [PDM2_CLK_SRC] = &pdm2_clk_src.clkr,
4039 [RBCPR_GFX_CLK_SRC] = &rbcpr_gfx_clk_src.clkr,
4040 [SDCC1_APPS_CLK_SRC] = &sdcc1_apps_clk_src.clkr,
4041 [SDCC1_ICE_CORE_CLK_SRC] = &sdcc1_ice_core_clk_src.clkr,
4042 [SDCC2_APPS_CLK_SRC] = &sdcc2_apps_clk_src.clkr,
4043 [USB30_MOCK_UTMI_CLK_SRC] = &usb30_mock_utmi_clk_src.clkr,
4044 [USB3_AUX_CLK_SRC] = &usb3_aux_clk_src.clkr,
4045 [GCC_APC0_DROOP_DETECTOR_GPLL0_CLK] = &gcc_apc0_droop_detector_gpll0_clk.clkr,
4046 [GCC_APC1_DROOP_DETECTOR_GPLL0_CLK] = &gcc_apc1_droop_detector_gpll0_clk.clkr,
4047 [GCC_BLSP1_QUP1_I2C_APPS_CLK] = &gcc_blsp1_qup1_i2c_apps_clk.clkr,
4048 [GCC_BLSP1_QUP1_SPI_APPS_CLK] = &gcc_blsp1_qup1_spi_apps_clk.clkr,
4049 [GCC_BLSP1_QUP2_I2C_APPS_CLK] = &gcc_blsp1_qup2_i2c_apps_clk.clkr,
4050 [GCC_BLSP1_QUP2_SPI_APPS_CLK] = &gcc_blsp1_qup2_spi_apps_clk.clkr,
4051 [GCC_BLSP1_QUP3_I2C_APPS_CLK] = &gcc_blsp1_qup3_i2c_apps_clk.clkr,
4052 [GCC_BLSP1_QUP3_SPI_APPS_CLK] = &gcc_blsp1_qup3_spi_apps_clk.clkr,
4053 [GCC_BLSP1_QUP4_I2C_APPS_CLK] = &gcc_blsp1_qup4_i2c_apps_clk.clkr,
4054 [GCC_BLSP1_QUP4_SPI_APPS_CLK] = &gcc_blsp1_qup4_spi_apps_clk.clkr,
4055 [GCC_BLSP1_UART1_APPS_CLK] = &gcc_blsp1_uart1_apps_clk.clkr,
4056 [GCC_BLSP1_UART2_APPS_CLK] = &gcc_blsp1_uart2_apps_clk.clkr,
4057 [GCC_BLSP2_QUP1_I2C_APPS_CLK] = &gcc_blsp2_qup1_i2c_apps_clk.clkr,
4058 [GCC_BLSP2_QUP1_SPI_APPS_CLK] = &gcc_blsp2_qup1_spi_apps_clk.clkr,
4059 [GCC_BLSP2_QUP2_I2C_APPS_CLK] = &gcc_blsp2_qup2_i2c_apps_clk.clkr,
4060 [GCC_BLSP2_QUP2_SPI_APPS_CLK] = &gcc_blsp2_qup2_spi_apps_clk.clkr,
4061 [GCC_BLSP2_QUP3_I2C_APPS_CLK] = &gcc_blsp2_qup3_i2c_apps_clk.clkr,
4062 [GCC_BLSP2_QUP3_SPI_APPS_CLK] = &gcc_blsp2_qup3_spi_apps_clk.clkr,
4063 [GCC_BLSP2_QUP4_I2C_APPS_CLK] = &gcc_blsp2_qup4_i2c_apps_clk.clkr,
4064 [GCC_BLSP2_QUP4_SPI_APPS_CLK] = &gcc_blsp2_qup4_spi_apps_clk.clkr,
4065 [GCC_BLSP2_UART1_APPS_CLK] = &gcc_blsp2_uart1_apps_clk.clkr,
4066 [GCC_BLSP2_UART2_APPS_CLK] = &gcc_blsp2_uart2_apps_clk.clkr,
4067 [GCC_CAMSS_CCI_AHB_CLK] = &gcc_camss_cci_ahb_clk.clkr,
4068 [GCC_CAMSS_CCI_CLK] = &gcc_camss_cci_clk.clkr,
4069 [GCC_CAMSS_CPP_AHB_CLK] = &gcc_camss_cpp_ahb_clk.clkr,
4070 [GCC_CAMSS_CPP_AXI_CLK] = &gcc_camss_cpp_axi_clk.clkr,
4071 [GCC_CAMSS_CPP_CLK] = &gcc_camss_cpp_clk.clkr,
4072 [GCC_CAMSS_CSI0_AHB_CLK] = &gcc_camss_csi0_ahb_clk.clkr,
4073 [GCC_CAMSS_CSI0_CLK] = &gcc_camss_csi0_clk.clkr,
4074 [GCC_CAMSS_CSI0_CSIPHY_3P_CLK] = &gcc_camss_csi0_csiphy_3p_clk.clkr,
4075 [GCC_CAMSS_CSI0PHY_CLK] = &gcc_camss_csi0phy_clk.clkr,
4076 [GCC_CAMSS_CSI0PIX_CLK] = &gcc_camss_csi0pix_clk.clkr,
4077 [GCC_CAMSS_CSI0RDI_CLK] = &gcc_camss_csi0rdi_clk.clkr,
4078 [GCC_CAMSS_CSI1_AHB_CLK] = &gcc_camss_csi1_ahb_clk.clkr,
4079 [GCC_CAMSS_CSI1_CLK] = &gcc_camss_csi1_clk.clkr,
4080 [GCC_CAMSS_CSI1_CSIPHY_3P_CLK] = &gcc_camss_csi1_csiphy_3p_clk.clkr,
4081 [GCC_CAMSS_CSI1PHY_CLK] = &gcc_camss_csi1phy_clk.clkr,
4082 [GCC_CAMSS_CSI1PIX_CLK] = &gcc_camss_csi1pix_clk.clkr,
4083 [GCC_CAMSS_CSI1RDI_CLK] = &gcc_camss_csi1rdi_clk.clkr,
4084 [GCC_CAMSS_CSI2_AHB_CLK] = &gcc_camss_csi2_ahb_clk.clkr,
4085 [GCC_CAMSS_CSI2_CLK] = &gcc_camss_csi2_clk.clkr,
4086 [GCC_CAMSS_CSI2_CSIPHY_3P_CLK] = &gcc_camss_csi2_csiphy_3p_clk.clkr,
4087 [GCC_CAMSS_CSI2PHY_CLK] = &gcc_camss_csi2phy_clk.clkr,
4088 [GCC_CAMSS_CSI2PIX_CLK] = &gcc_camss_csi2pix_clk.clkr,
4089 [GCC_CAMSS_CSI2RDI_CLK] = &gcc_camss_csi2rdi_clk.clkr,
4090 [GCC_CAMSS_CSI_VFE0_CLK] = &gcc_camss_csi_vfe0_clk.clkr,
4091 [GCC_CAMSS_CSI_VFE1_CLK] = &gcc_camss_csi_vfe1_clk.clkr,
4092 [GCC_CAMSS_GP0_CLK] = &gcc_camss_gp0_clk.clkr,
4093 [GCC_CAMSS_GP1_CLK] = &gcc_camss_gp1_clk.clkr,
4094 [GCC_CAMSS_ISPIF_AHB_CLK] = &gcc_camss_ispif_ahb_clk.clkr,
4095 [GCC_CAMSS_JPEG0_CLK] = &gcc_camss_jpeg0_clk.clkr,
4096 [GCC_CAMSS_JPEG_AHB_CLK] = &gcc_camss_jpeg_ahb_clk.clkr,
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4099 [GCC_CAMSS_MCLK1_CLK] = &gcc_camss_mclk1_clk.clkr,
4100 [GCC_CAMSS_MCLK2_CLK] = &gcc_camss_mclk2_clk.clkr,
4101 [GCC_CAMSS_MCLK3_CLK] = &gcc_camss_mclk3_clk.clkr,
4102 [GCC_CAMSS_MICRO_AHB_CLK] = &gcc_camss_micro_ahb_clk.clkr,
4103 [GCC_CAMSS_CSI0PHYTIMER_CLK] = &gcc_camss_csi0phytimer_clk.clkr,
4104 [GCC_CAMSS_CSI1PHYTIMER_CLK] = &gcc_camss_csi1phytimer_clk.clkr,
4105 [GCC_CAMSS_CSI2PHYTIMER_CLK] = &gcc_camss_csi2phytimer_clk.clkr,
4106 [GCC_CAMSS_AHB_CLK] = &gcc_camss_ahb_clk.clkr,
4107 [GCC_CAMSS_TOP_AHB_CLK] = &gcc_camss_top_ahb_clk.clkr,
4108 [GCC_CAMSS_VFE0_CLK] = &gcc_camss_vfe0_clk.clkr,
4109 [GCC_CAMSS_VFE0_AHB_CLK] = &gcc_camss_vfe0_ahb_clk.clkr,
4110 [GCC_CAMSS_VFE0_AXI_CLK] = &gcc_camss_vfe0_axi_clk.clkr,
4111 [GCC_CAMSS_VFE1_AHB_CLK] = &gcc_camss_vfe1_ahb_clk.clkr,
4112 [GCC_CAMSS_VFE1_AXI_CLK] = &gcc_camss_vfe1_axi_clk.clkr,
4113 [GCC_CAMSS_VFE1_CLK] = &gcc_camss_vfe1_clk.clkr,
4114 [GCC_DCC_CLK] = &gcc_dcc_clk.clkr,
4115 [GCC_GP1_CLK] = &gcc_gp1_clk.clkr,
4116 [GCC_GP2_CLK] = &gcc_gp2_clk.clkr,
4117 [GCC_GP3_CLK] = &gcc_gp3_clk.clkr,
4118 [GCC_MSS_CFG_AHB_CLK] = &gcc_mss_cfg_ahb_clk.clkr,
4119 [GCC_MSS_Q6_BIMC_AXI_CLK] = &gcc_mss_q6_bimc_axi_clk.clkr,
4120 [GCC_PCNOC_USB3_AXI_CLK] = &gcc_pcnoc_usb3_axi_clk.clkr,
4121 [GCC_PDM2_CLK] = &gcc_pdm2_clk.clkr,
4122 [GCC_PDM_AHB_CLK] = &gcc_pdm_ahb_clk.clkr,
4123 [GCC_RBCPR_GFX_CLK] = &gcc_rbcpr_gfx_clk.clkr,
4124 [GCC_SDCC1_AHB_CLK] = &gcc_sdcc1_ahb_clk.clkr,
4125 [GCC_SDCC1_APPS_CLK] = &gcc_sdcc1_apps_clk.clkr,
4126 [GCC_SDCC1_ICE_CORE_CLK] = &gcc_sdcc1_ice_core_clk.clkr,
4127 [GCC_SDCC2_AHB_CLK] = &gcc_sdcc2_ahb_clk.clkr,
4128 [GCC_SDCC2_APPS_CLK] = &gcc_sdcc2_apps_clk.clkr,
4129 [GCC_USB30_MASTER_CLK] = &gcc_usb30_master_clk.clkr,
4130 [GCC_USB30_MOCK_UTMI_CLK] = &gcc_usb30_mock_utmi_clk.clkr,
4131 [GCC_USB30_SLEEP_CLK] = &gcc_usb30_sleep_clk.clkr,
4132 [GCC_USB3_AUX_CLK] = &gcc_usb3_aux_clk.clkr,
4133 [GCC_USB_PHY_CFG_AHB_CLK] = &gcc_usb_phy_cfg_ahb_clk.clkr,
4134 [GCC_VENUS0_AHB_CLK] = &gcc_venus0_ahb_clk.clkr,
4135 [GCC_VENUS0_AXI_CLK] = &gcc_venus0_axi_clk.clkr,
4136 [GCC_VENUS0_CORE0_VCODEC0_CLK] = &gcc_venus0_core0_vcodec0_clk.clkr,
4137 [GCC_VENUS0_VCODEC0_CLK] = &gcc_venus0_vcodec0_clk.clkr,
4138 [GCC_QUSB_REF_CLK] = &gcc_qusb_ref_clk.clkr,
4139 [GCC_USB_SS_REF_CLK] = &gcc_usb_ss_ref_clk.clkr,
4140 [GCC_USB3_PIPE_CLK] = &gcc_usb3_pipe_clk.clkr,
4141 [MDP_CLK_SRC] = &mdp_clk_src.clkr,
4142 [PCLK0_CLK_SRC] = &pclk0_clk_src.clkr,
4143 [BYTE0_CLK_SRC] = &byte0_clk_src.clkr,
4144 [ESC0_CLK_SRC] = &esc0_clk_src.clkr,
4145 [PCLK1_CLK_SRC] = &pclk1_clk_src.clkr,
4146 [BYTE1_CLK_SRC] = &byte1_clk_src.clkr,
4147 [ESC1_CLK_SRC] = &esc1_clk_src.clkr,
4148 [VSYNC_CLK_SRC] = &vsync_clk_src.clkr,
4149 [GCC_MDSS_AHB_CLK] = &gcc_mdss_ahb_clk.clkr,
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4152 [GCC_MDSS_BYTE0_CLK] = &gcc_mdss_byte0_clk.clkr,
4153 [GCC_MDSS_ESC0_CLK] = &gcc_mdss_esc0_clk.clkr,
4154 [GCC_MDSS_PCLK1_CLK] = &gcc_mdss_pclk1_clk.clkr,
4155 [GCC_MDSS_BYTE1_CLK] = &gcc_mdss_byte1_clk.clkr,
4156 [GCC_MDSS_ESC1_CLK] = &gcc_mdss_esc1_clk.clkr,
4157 [GCC_MDSS_MDP_CLK] = &gcc_mdss_mdp_clk.clkr,
4158 [GCC_MDSS_VSYNC_CLK] = &gcc_mdss_vsync_clk.clkr,
4159 [GCC_OXILI_TIMER_CLK] = &gcc_oxili_timer_clk.clkr,
4160 [GCC_OXILI_GFX3D_CLK] = &gcc_oxili_gfx3d_clk.clkr,
4161 [GCC_OXILI_AON_CLK] = &gcc_oxili_aon_clk.clkr,
4162 [GCC_OXILI_AHB_CLK] = &gcc_oxili_ahb_clk.clkr,
4163 [GCC_BIMC_GFX_CLK] = &gcc_bimc_gfx_clk.clkr,
4164 [GCC_BIMC_GPU_CLK] = &gcc_bimc_gpu_clk.clkr,
4165 [GFX3D_CLK_SRC] = &gfx3d_clk_src.clkr,