Lines Matching +full:0 +full:x40f00000
70 ranges = <0x00 0x00100000 0x00 0x00100000 0x00 0x00020000>, /* ctrl mmr */
71 <0x00 0x00600000 0x00 0x00600000 0x00 0x00001100>, /* GPIO */
72 <0x00 0x00900000 0x00 0x00900000 0x00 0x00012000>, /* serdes */
73 <0x00 0x01000000 0x00 0x01000000 0x00 0x0af02400>, /* Most peripherals */
74 <0x00 0x30800000 0x00 0x30800000 0x00 0x0bc00000>, /* MAIN NAVSS */
75 <0x00 0x70000000 0x00 0x70000000 0x00 0x00200000>, /* MSMC SRAM */
76 <0x00 0x10000000 0x00 0x10000000 0x00 0x10000000>, /* PCIe DAT */
78 <0x00 0x28380000 0x00 0x28380000 0x00 0x03880000>,
79 <0x00 0x40200000 0x00 0x40200000 0x00 0x00900100>,
80 <0x00 0x40f00000 0x00 0x40f00000 0x00 0x00020000>, /* CTRL_MMR0 */
81 <0x00 0x41000000 0x00 0x41000000 0x00 0x00020000>,
82 <0x00 0x41400000 0x00 0x41400000 0x00 0x00020000>,
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89 <0x00 0x6f000000 0x00 0x6f000000 0x00 0x00310000>, /* A53 PERIPHBASE */
90 <0x00 0x70000000 0x00 0x70000000 0x00 0x200000>,
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98 ranges = <0x00 0x28380000 0x00 0x28380000 0x00 0x03880000>, /* MCU NAVSS*/
99 <0x00 0x40200000 0x00 0x40200000 0x00 0x00900100>, /* First peripheral window */
100 <0x00 0x40f00000 0x00 0x40f00000 0x00 0x00020000>, /* CTRL_MMR0 */
101 <0x00 0x41000000 0x00 0x41000000 0x00 0x00020000>, /* MCU R5F Core0 */
102 <0x00 0x41400000 0x00 0x41400000 0x00 0x00020000>, /* MCU R5F Core1 */
103 <0x00 0x41c00000 0x00 0x41c00000 0x00 0x00080000>, /* MCU SRAM */
104 <0x00 0x42040000 0x00 0x42040000 0x00 0x03ac2400>, /* WKUP */
105 <0x00 0x45100000 0x00 0x45100000 0x00 0x00c24000>, /* MMRs, remaining NAVSS */
106 <0x00 0x46000000 0x00 0x46000000 0x00 0x00200000>, /* CPSW */
107 <0x00 0x47000000 0x00 0x47000000 0x00 0x00068400>, /* OSPI space 1 */
108 <0x00 0x50000000 0x00 0x50000000 0x00 0x8000000>, /* FSS OSPI0 data region 1 */
109 <0x05 0x00000000 0x05 0x00000000 0x01 0x0000000>, /* FSS OSPI0 data region 3*/
110 <0x07 0x00000000 0x07 0x00000000 0x01 0x0000000>; /* FSS OSPI1 data region 3*/
117 ranges = <0x42040000 0x00 0x42040000 0x03ac2400>;