Lines Matching full:tegra_car

49 		clocks = <&tegra_car TEGRA30_CLK_PCIE>,
50 			 <&tegra_car TEGRA30_CLK_AFI>,
51 			 <&tegra_car TEGRA30_CLK_PLL_E>,
52 			 <&tegra_car TEGRA30_CLK_CML0>;
54 		resets = <&tegra_car 70>,
55 			 <&tegra_car 72>,
56 			 <&tegra_car 74>;
124 		clocks = <&tegra_car TEGRA30_CLK_HOST1X>;
126 		resets = <&tegra_car 28>, <&mc TEGRA30_MC_RESET_HC>;
141 			clocks = <&tegra_car TEGRA30_CLK_MPE>;
142 			resets = <&tegra_car 60>;
156 			clocks = <&tegra_car TEGRA30_CLK_VI>;
157 			resets = <&tegra_car 20>;
171 			clocks = <&tegra_car TEGRA30_CLK_EPP>;
172 			resets = <&tegra_car 19>;
186 			clocks = <&tegra_car TEGRA30_CLK_ISP>;
187 			resets = <&tegra_car 23>;
200 			clocks = <&tegra_car TEGRA30_CLK_GR2D>;
201 			resets = <&tegra_car 21>, <&mc TEGRA30_MC_RESET_2D>;
212 			clocks = <&tegra_car TEGRA30_CLK_GR3D>,
213 				 <&tegra_car TEGRA30_CLK_GR3D2>;
215 			resets = <&tegra_car 24>,
216 				 <&tegra_car 98>,
232 			clocks = <&tegra_car TEGRA30_CLK_DISP1>,
233 				 <&tegra_car TEGRA30_CLK_PLL_P>;
235 			resets = <&tegra_car 27>;
264 			clocks = <&tegra_car TEGRA30_CLK_DISP2>,
265 				 <&tegra_car TEGRA30_CLK_PLL_P>;
267 			resets = <&tegra_car 26>;
296 			clocks = <&tegra_car TEGRA30_CLK_HDMI>,
297 				 <&tegra_car TEGRA30_CLK_PLL_D2_OUT0>;
299 			resets = <&tegra_car 51>;
310 			clocks = <&tegra_car TEGRA30_CLK_TVO>;
319 			clocks = <&tegra_car TEGRA30_CLK_DSIA>,
320 				 <&tegra_car TEGRA30_CLK_PLL_D_OUT0>;
322 			resets = <&tegra_car 48>;
332 			clocks = <&tegra_car TEGRA30_CLK_DSIB>,
333 				 <&tegra_car TEGRA30_CLK_PLL_D_OUT0>;
335 			resets = <&tegra_car 84>;
349 		clocks = <&tegra_car TEGRA30_CLK_TWD>;
391 		clocks = <&tegra_car TEGRA30_CLK_TIMER>;
394 	tegra_car: clock@60006000 {  label
402 			clocks = <&tegra_car TEGRA30_CLK_SCLK>;
409 			clocks = <&tegra_car TEGRA30_CLK_PLL_C>;
416 			clocks = <&tegra_car TEGRA30_CLK_PLL_E>;
423 			clocks = <&tegra_car TEGRA30_CLK_PLL_M>;
469 		clocks = <&tegra_car TEGRA30_CLK_APBDMA>;
470 		resets = <&tegra_car 34>;
484 		clocks = <&tegra_car TEGRA30_CLK_ACTMON>,
485 			 <&tegra_car TEGRA30_CLK_EMC>;
487 		resets = <&tegra_car TEGRA30_CLK_ACTMON>;
531 		clocks = <&tegra_car TEGRA30_CLK_VDE>;
533 		resets = <&tegra_car 61>, <&mc TEGRA30_MC_RESET_VDE>;
564 		clocks = <&tegra_car TEGRA30_CLK_UARTA>;
565 		resets = <&tegra_car 6>;
577 		clocks = <&tegra_car TEGRA30_CLK_UARTB>;
578 		resets = <&tegra_car 7>;
590 		clocks = <&tegra_car TEGRA30_CLK_UARTC>;
591 		resets = <&tegra_car 55>;
603 		clocks = <&tegra_car TEGRA30_CLK_UARTD>;
604 		resets = <&tegra_car 65>;
616 		clocks = <&tegra_car TEGRA30_CLK_UARTE>;
617 		resets = <&tegra_car 66>;
630 		clocks = <&tegra_car TEGRA30_CLK_NOR>;
632 		resets = <&tegra_car 42>;
643 		clocks = <&tegra_car TEGRA30_CLK_PWM>;
644 		resets = <&tegra_car 17>;
655 		clocks = <&tegra_car TEGRA30_CLK_RTC>;
664 		clocks = <&tegra_car TEGRA30_CLK_I2C1>,
665 			 <&tegra_car TEGRA30_CLK_PLL_P_OUT3>;
667 		resets = <&tegra_car 12>;
680 		clocks = <&tegra_car TEGRA30_CLK_I2C2>,
681 			 <&tegra_car TEGRA30_CLK_PLL_P_OUT3>;
683 		resets = <&tegra_car 54>;
696 		clocks = <&tegra_car TEGRA30_CLK_I2C3>,
697 			 <&tegra_car TEGRA30_CLK_PLL_P_OUT3>;
699 		resets = <&tegra_car 67>;
712 		clocks = <&tegra_car TEGRA30_CLK_I2C4>,
713 			 <&tegra_car TEGRA30_CLK_PLL_P_OUT3>;
714 		resets = <&tegra_car 103>;
728 		clocks = <&tegra_car TEGRA30_CLK_I2C5>,
729 			 <&tegra_car TEGRA30_CLK_PLL_P_OUT3>;
731 		resets = <&tegra_car 47>;
744 		clocks = <&tegra_car TEGRA30_CLK_SBC1>;
745 		resets = <&tegra_car 41>;
760 		clocks = <&tegra_car TEGRA30_CLK_SBC2>;
761 		resets = <&tegra_car 44>;
776 		clocks = <&tegra_car TEGRA30_CLK_SBC3>;
777 		resets = <&tegra_car 46>;
792 		clocks = <&tegra_car TEGRA30_CLK_SBC4>;
793 		resets = <&tegra_car 68>;
808 		clocks = <&tegra_car TEGRA30_CLK_SBC5>;
809 		resets = <&tegra_car 104>;
824 		clocks = <&tegra_car TEGRA30_CLK_SBC6>;
825 		resets = <&tegra_car 106>;
838 		clocks = <&tegra_car TEGRA30_CLK_KBC>;
839 		resets = <&tegra_car 36>;
847 		clocks = <&tegra_car TEGRA30_CLK_PCLK>, <&clk32k_in>;
858 				clocks = <&tegra_car TEGRA30_CLK_GR3D>;
860 					 <&tegra_car TEGRA30_CLK_GR3D>;
866 				clocks = <&tegra_car TEGRA30_CLK_GR3D2>;
868 					 <&tegra_car TEGRA30_CLK_GR3D2>;
874 				clocks = <&tegra_car TEGRA30_CLK_ISP>,
875 					 <&tegra_car TEGRA30_CLK_VI>,
876 					 <&tegra_car TEGRA30_CLK_CSI>;
879 					 <&tegra_car TEGRA30_CLK_ISP>,
880 					 <&tegra_car 20 /* VI */>,
881 					 <&tegra_car TEGRA30_CLK_CSI>;
887 				clocks = <&tegra_car TEGRA30_CLK_VDE>;
889 					 <&tegra_car TEGRA30_CLK_VDE>;
895 				clocks = <&tegra_car TEGRA30_CLK_MPE>;
897 					 <&tegra_car TEGRA30_CLK_MPE>;
903 				clocks = <&tegra_car TEGRA30_CLK_GR2D>,
904 					 <&tegra_car TEGRA30_CLK_EPP>,
905 					 <&tegra_car TEGRA30_CLK_HOST1X>;
909 					 <&tegra_car TEGRA30_CLK_GR2D>,
910 					 <&tegra_car TEGRA30_CLK_EPP>,
911 					 <&tegra_car TEGRA30_CLK_HOST1X>;
921 		clocks = <&tegra_car TEGRA30_CLK_MC>;
935 		clocks = <&tegra_car TEGRA30_CLK_EMC>;
947 		clocks = <&tegra_car TEGRA30_CLK_FUSE>;
949 		resets = <&tegra_car 39>;
959 		clocks = <&tegra_car TEGRA30_CLK_TSENSOR>;
960 		resets = <&tegra_car TEGRA30_CLK_TSENSOR>;
962 		assigned-clocks = <&tegra_car TEGRA30_CLK_TSENSOR>;
963 		assigned-clock-parents = <&tegra_car TEGRA30_CLK_CLK_M>;
973 		clocks = <&tegra_car TEGRA30_CLK_HDA>,
974 			 <&tegra_car TEGRA30_CLK_HDA2HDMI>,
975 			 <&tegra_car TEGRA30_CLK_HDA2CODEC_2X>;
977 		resets = <&tegra_car 125>, /* hda */
978 			 <&tegra_car 128>, /* hda2hdmi */
979 			 <&tegra_car 111>; /* hda2codec_2x */
989 		clocks = <&tegra_car TEGRA30_CLK_D_AUDIO>,
990 			 <&tegra_car TEGRA30_CLK_APBIF>;
992 		resets = <&tegra_car 106>, /* d_audio */
993 			 <&tegra_car 107>, /* apbif */
994 			 <&tegra_car 30>,  /* i2s0 */
995 			 <&tegra_car 11>,  /* i2s1 */
996 			 <&tegra_car 18>,  /* i2s2 */
997 			 <&tegra_car 101>, /* i2s3 */
998 			 <&tegra_car 102>, /* i2s4 */
999 			 <&tegra_car 108>, /* dam0 */
1000 			 <&tegra_car 109>, /* dam1 */
1001 			 <&tegra_car 110>, /* dam2 */
1002 			 <&tegra_car 10>;  /* spdif */
1020 			clocks = <&tegra_car TEGRA30_CLK_I2S0>;
1021 			resets = <&tegra_car 30>;
1030 			clocks = <&tegra_car TEGRA30_CLK_I2S1>;
1031 			resets = <&tegra_car 11>;
1040 			clocks = <&tegra_car TEGRA30_CLK_I2S2>;
1041 			resets = <&tegra_car 18>;
1050 			clocks = <&tegra_car TEGRA30_CLK_I2S3>;
1051 			resets = <&tegra_car 101>;
1060 			clocks = <&tegra_car TEGRA30_CLK_I2S4>;
1061 			resets = <&tegra_car 102>;
1071 		clocks = <&tegra_car TEGRA30_CLK_SDMMC1>;
1073 		resets = <&tegra_car 14>;
1084 		clocks = <&tegra_car TEGRA30_CLK_SDMMC2>;
1086 		resets = <&tegra_car 9>;
1095 		clocks = <&tegra_car TEGRA30_CLK_SDMMC3>;
1097 		resets = <&tegra_car 69>;
1108 		clocks = <&tegra_car TEGRA30_CLK_SDMMC4>;
1110 		resets = <&tegra_car 15>;
1120 		clocks = <&tegra_car TEGRA30_CLK_USBD>;
1121 		resets = <&tegra_car 22>;
1136 		clocks = <&tegra_car TEGRA30_CLK_USBD>,
1137 			 <&tegra_car TEGRA30_CLK_PLL_U>,
1138 			 <&tegra_car TEGRA30_CLK_USBD>;
1140 		resets = <&tegra_car 22>, <&tegra_car 22>;
1164 		clocks = <&tegra_car TEGRA30_CLK_USB2>;
1165 		resets = <&tegra_car 58>;
1179 		clocks = <&tegra_car TEGRA30_CLK_USB2>,
1180 			 <&tegra_car TEGRA30_CLK_PLL_U>,
1181 			 <&tegra_car TEGRA30_CLK_USBD>;
1183 		resets = <&tegra_car 58>, <&tegra_car 22>;
1206 		clocks = <&tegra_car TEGRA30_CLK_USB3>;
1207 		resets = <&tegra_car 59>;
1221 		clocks = <&tegra_car TEGRA30_CLK_USB3>,
1222 			 <&tegra_car TEGRA30_CLK_PLL_U>,
1223 			 <&tegra_car TEGRA30_CLK_USBD>;
1225 		resets = <&tegra_car 59>, <&tegra_car 22>;
1251 			clocks = <&tegra_car TEGRA30_CLK_CCLK_G>;
1259 			clocks = <&tegra_car TEGRA30_CLK_CCLK_G>;
1267 			clocks = <&tegra_car TEGRA30_CLK_CCLK_G>;
1275 			clocks = <&tegra_car TEGRA30_CLK_CCLK_G>;