Lines Matching full:tegra_car
41 clocks = <&tegra_car TEGRA20_CLK_HOST1X>;
43 resets = <&tegra_car 28>, <&mc TEGRA20_MC_RESET_HC>;
57 clocks = <&tegra_car TEGRA20_CLK_MPE>;
58 resets = <&tegra_car 60>;
69 clocks = <&tegra_car TEGRA20_CLK_VI>;
70 resets = <&tegra_car 20>;
81 clocks = <&tegra_car TEGRA20_CLK_EPP>;
82 resets = <&tegra_car 19>;
93 clocks = <&tegra_car TEGRA20_CLK_ISP>;
94 resets = <&tegra_car 23>;
104 clocks = <&tegra_car TEGRA20_CLK_GR2D>;
105 resets = <&tegra_car 21>, <&mc TEGRA20_MC_RESET_2D>;
114 clocks = <&tegra_car TEGRA20_CLK_GR3D>;
115 resets = <&tegra_car 24>, <&mc TEGRA20_MC_RESET_3D>;
125 clocks = <&tegra_car TEGRA20_CLK_DISP1>,
126 <&tegra_car TEGRA20_CLK_PLL_P>;
128 resets = <&tegra_car 27>;
155 clocks = <&tegra_car TEGRA20_CLK_DISP2>,
156 <&tegra_car TEGRA20_CLK_PLL_P>;
158 resets = <&tegra_car 26>;
185 clocks = <&tegra_car TEGRA20_CLK_HDMI>,
186 <&tegra_car TEGRA20_CLK_PLL_D_OUT0>;
188 resets = <&tegra_car 51>;
200 clocks = <&tegra_car TEGRA20_CLK_TVO>;
209 clocks = <&tegra_car TEGRA20_CLK_DSI>,
210 <&tegra_car TEGRA20_CLK_PLL_D_OUT0>;
212 resets = <&tegra_car 48>;
226 clocks = <&tegra_car TEGRA20_CLK_TWD>;
265 clocks = <&tegra_car TEGRA20_CLK_TIMER>;
268 tegra_car: clock@60006000 { label
276 clocks = <&tegra_car TEGRA20_CLK_SCLK>;
306 clocks = <&tegra_car TEGRA20_CLK_APBDMA>;
307 resets = <&tegra_car 34>;
352 clocks = <&tegra_car TEGRA20_CLK_VDE>;
354 resets = <&tegra_car 61>, <&mc TEGRA20_MC_RESET_VDE>;
382 clocks = <&tegra_car TEGRA20_CLK_AC97>;
383 resets = <&tegra_car 3>;
394 clocks = <&tegra_car TEGRA20_CLK_SPDIF_OUT>,
395 <&tegra_car TEGRA20_CLK_SPDIF_IN>;
397 resets = <&tegra_car 10>;
403 assigned-clocks = <&tegra_car TEGRA20_CLK_SPDIF_OUT>;
404 assigned-clock-parents = <&tegra_car TEGRA20_CLK_PLL_A_OUT0>;
411 clocks = <&tegra_car TEGRA20_CLK_I2S1>;
412 resets = <&tegra_car 11>;
423 clocks = <&tegra_car TEGRA20_CLK_I2S2>;
424 resets = <&tegra_car 18>;
443 clocks = <&tegra_car TEGRA20_CLK_UARTA>;
444 resets = <&tegra_car 6>;
456 clocks = <&tegra_car TEGRA20_CLK_UARTB>;
457 resets = <&tegra_car 7>;
469 clocks = <&tegra_car TEGRA20_CLK_UARTC>;
470 resets = <&tegra_car 55>;
482 clocks = <&tegra_car TEGRA20_CLK_UARTD>;
483 resets = <&tegra_car 65>;
495 clocks = <&tegra_car TEGRA20_CLK_UARTE>;
496 resets = <&tegra_car 66>;
509 clocks = <&tegra_car TEGRA20_CLK_NDFLASH>;
511 resets = <&tegra_car 13>;
513 assigned-clocks = <&tegra_car TEGRA20_CLK_NDFLASH>;
526 clocks = <&tegra_car TEGRA20_CLK_NOR>;
528 resets = <&tegra_car 42>;
539 clocks = <&tegra_car TEGRA20_CLK_PWM>;
540 resets = <&tegra_car 17>;
549 clocks = <&tegra_car TEGRA20_CLK_RTC>;
558 clocks = <&tegra_car TEGRA20_CLK_I2C1>,
559 <&tegra_car TEGRA20_CLK_PLL_P_OUT3>;
561 resets = <&tegra_car 12>;
574 clocks = <&tegra_car TEGRA20_CLK_SPI>;
575 resets = <&tegra_car 43>;
588 clocks = <&tegra_car TEGRA20_CLK_I2C2>,
589 <&tegra_car TEGRA20_CLK_PLL_P_OUT3>;
591 resets = <&tegra_car 54>;
604 clocks = <&tegra_car TEGRA20_CLK_I2C3>,
605 <&tegra_car TEGRA20_CLK_PLL_P_OUT3>;
607 resets = <&tegra_car 67>;
620 clocks = <&tegra_car TEGRA20_CLK_DVC>,
621 <&tegra_car TEGRA20_CLK_PLL_P_OUT3>;
623 resets = <&tegra_car 47>;
636 clocks = <&tegra_car TEGRA20_CLK_SBC1>;
637 resets = <&tegra_car 41>;
650 clocks = <&tegra_car TEGRA20_CLK_SBC2>;
651 resets = <&tegra_car 44>;
664 clocks = <&tegra_car TEGRA20_CLK_SBC3>;
665 resets = <&tegra_car 46>;
678 clocks = <&tegra_car TEGRA20_CLK_SBC4>;
679 resets = <&tegra_car 68>;
690 clocks = <&tegra_car TEGRA20_CLK_KBC>;
691 resets = <&tegra_car 36>;
699 clocks = <&tegra_car TEGRA20_CLK_PCLK>, <&clk32k_in>;
710 clocks = <&tegra_car TEGRA20_CLK_GR3D>;
712 <&tegra_car TEGRA20_CLK_GR3D>;
718 clocks = <&tegra_car TEGRA20_CLK_ISP>,
719 <&tegra_car TEGRA20_CLK_VI>,
720 <&tegra_car TEGRA20_CLK_CSI>;
723 <&tegra_car TEGRA20_CLK_ISP>,
724 <&tegra_car 20 /* VI */>,
725 <&tegra_car TEGRA20_CLK_CSI>;
731 clocks = <&tegra_car TEGRA20_CLK_VDE>;
733 <&tegra_car TEGRA20_CLK_VDE>;
739 clocks = <&tegra_car TEGRA20_CLK_MPE>;
743 <&tegra_car TEGRA20_CLK_MPE>;
754 clocks = <&tegra_car TEGRA20_CLK_MC>;
766 clocks = <&tegra_car TEGRA20_CLK_EMC>;
779 clocks = <&tegra_car TEGRA20_CLK_FUSE>;
781 resets = <&tegra_car 39>;
810 clocks = <&tegra_car TEGRA20_CLK_PEX>,
811 <&tegra_car TEGRA20_CLK_AFI>,
812 <&tegra_car TEGRA20_CLK_PLL_E>;
814 resets = <&tegra_car 70>,
815 <&tegra_car 72>,
816 <&tegra_car 74>;
857 clocks = <&tegra_car TEGRA20_CLK_USBD>;
858 resets = <&tegra_car 22>;
873 clocks = <&tegra_car TEGRA20_CLK_USBD>,
874 <&tegra_car TEGRA20_CLK_PLL_U>,
875 <&tegra_car TEGRA20_CLK_CLK_M>,
876 <&tegra_car TEGRA20_CLK_USBD>;
878 resets = <&tegra_car 22>, <&tegra_car 22>;
899 clocks = <&tegra_car TEGRA20_CLK_USB2>;
900 resets = <&tegra_car 58>;
913 clocks = <&tegra_car TEGRA20_CLK_USB2>,
914 <&tegra_car TEGRA20_CLK_PLL_U>,
915 <&tegra_car TEGRA20_CLK_CDEV2>;
917 resets = <&tegra_car 58>, <&tegra_car 22>;
929 clocks = <&tegra_car TEGRA20_CLK_USB3>;
930 resets = <&tegra_car 59>;
944 clocks = <&tegra_car TEGRA20_CLK_USB3>,
945 <&tegra_car TEGRA20_CLK_PLL_U>,
946 <&tegra_car TEGRA20_CLK_CLK_M>,
947 <&tegra_car TEGRA20_CLK_USBD>;
949 resets = <&tegra_car 59>, <&tegra_car 22>;
967 clocks = <&tegra_car TEGRA20_CLK_SDMMC1>;
969 resets = <&tegra_car 14>;
980 clocks = <&tegra_car TEGRA20_CLK_SDMMC2>;
982 resets = <&tegra_car 9>;
993 clocks = <&tegra_car TEGRA20_CLK_SDMMC3>;
995 resets = <&tegra_car 69>;
1006 clocks = <&tegra_car TEGRA20_CLK_SDMMC4>;
1008 resets = <&tegra_car 15>;
1023 clocks = <&tegra_car TEGRA20_CLK_CCLK>;
1030 clocks = <&tegra_car TEGRA20_CLK_CCLK>;