4858 	u32 reset_mask = 0;  in cik_gpu_check_soft_reset()  local
4869 		reset_mask |= RADEON_RESET_GFX;  in cik_gpu_check_soft_reset()
4872 		reset_mask |= RADEON_RESET_CP;  in cik_gpu_check_soft_reset()
4877 		reset_mask |= RADEON_RESET_RLC;  in cik_gpu_check_soft_reset()
4882 		reset_mask |= RADEON_RESET_DMA;  in cik_gpu_check_soft_reset()
4887 		reset_mask |= RADEON_RESET_DMA1;  in cik_gpu_check_soft_reset()
4892 		reset_mask |= RADEON_RESET_DMA;  in cik_gpu_check_soft_reset()
4895 		reset_mask |= RADEON_RESET_DMA1;  in cik_gpu_check_soft_reset()
4901 		reset_mask |= RADEON_RESET_IH;  in cik_gpu_check_soft_reset()
4904 		reset_mask |= RADEON_RESET_SEM;  in cik_gpu_check_soft_reset()
4907 		reset_mask |= RADEON_RESET_GRBM;  in cik_gpu_check_soft_reset()
4910 		reset_mask |= RADEON_RESET_VMC;  in cik_gpu_check_soft_reset()
4914 		reset_mask |= RADEON_RESET_MC;  in cik_gpu_check_soft_reset()
4917 		reset_mask |= RADEON_RESET_DISPLAY;  in cik_gpu_check_soft_reset()
4920 	if (reset_mask & RADEON_RESET_MC) {  in cik_gpu_check_soft_reset()
4921 		DRM_DEBUG("MC busy: 0x%08X, clearing.\n", reset_mask);  in cik_gpu_check_soft_reset()
4922 		reset_mask &= ~RADEON_RESET_MC;  in cik_gpu_check_soft_reset()
4925 	return reset_mask;  in cik_gpu_check_soft_reset()
4936 static void cik_gpu_soft_reset(struct radeon_device *rdev, u32 reset_mask)  in cik_gpu_soft_reset()  argument
4942 	if (reset_mask == 0)  in cik_gpu_soft_reset()
4945 	dev_info(rdev->dev, "GPU softreset: 0x%08X\n", reset_mask);  in cik_gpu_soft_reset()
4966 	if (reset_mask & RADEON_RESET_DMA) {  in cik_gpu_soft_reset()
4972 	if (reset_mask & RADEON_RESET_DMA1) {  in cik_gpu_soft_reset()
4984 	if (reset_mask & (RADEON_RESET_GFX | RADEON_RESET_COMPUTE | RADEON_RESET_CP))  in cik_gpu_soft_reset()
4987 	if (reset_mask & RADEON_RESET_CP) {  in cik_gpu_soft_reset()
4993 	if (reset_mask & RADEON_RESET_DMA)  in cik_gpu_soft_reset()
4996 	if (reset_mask & RADEON_RESET_DMA1)  in cik_gpu_soft_reset()
4999 	if (reset_mask & RADEON_RESET_DISPLAY)  in cik_gpu_soft_reset()
5002 	if (reset_mask & RADEON_RESET_RLC)  in cik_gpu_soft_reset()
5005 	if (reset_mask & RADEON_RESET_SEM)  in cik_gpu_soft_reset()
5008 	if (reset_mask & RADEON_RESET_IH)  in cik_gpu_soft_reset()
5011 	if (reset_mask & RADEON_RESET_GRBM)  in cik_gpu_soft_reset()
5014 	if (reset_mask & RADEON_RESET_VMC)  in cik_gpu_soft_reset()
5018 		if (reset_mask & RADEON_RESET_MC)  in cik_gpu_soft_reset()
5225 	u32 reset_mask;  in cik_asic_reset()  local
5232 	reset_mask = cik_gpu_check_soft_reset(rdev);  in cik_asic_reset()
5234 	if (reset_mask)  in cik_asic_reset()
5238 	cik_gpu_soft_reset(rdev, reset_mask);  in cik_asic_reset()
5240 	reset_mask = cik_gpu_check_soft_reset(rdev);  in cik_asic_reset()
5243 	if (reset_mask && radeon_hard_reset)  in cik_asic_reset()
5246 	reset_mask = cik_gpu_check_soft_reset(rdev);  in cik_asic_reset()
5248 	if (!reset_mask)  in cik_asic_reset()
5265 	u32 reset_mask = cik_gpu_check_soft_reset(rdev);  in cik_gfx_is_lockup()  local
5267 	if (!(reset_mask & (RADEON_RESET_GFX |  in cik_gfx_is_lockup()