Lines Matching refs:mtspr
72 mtspr SPRN_SRR1,r0
75 mtspr SPRN_SRR0,r0
183 mtspr SPRN_SPRG_SCRATCH0, r10 /* Save some working registers */
184 mtspr SPRN_SPRG_SCRATCH1, r11
193 mtspr SPRN_SPRG_SCRATCH3, r12
194 mtspr SPRN_SPRG_SCRATCH4, r9
197 mtspr SPRN_SPRG_SCRATCH6, r11
198 mtspr SPRN_SPRG_SCRATCH5, r12
220 mtspr SPRN_PID, r9 /* TLB will have 0 TID */
268 mtspr SPRN_PID, r12
275 mtspr SPRN_PID, r12
293 mtspr SPRN_PID, r12
300 mtspr SPRN_PID, r12
371 mtspr SPRN_SPRG_SCRATCH0, r10 /* Save some working registers */
372 mtspr SPRN_SPRG_SCRATCH1, r11
381 mtspr SPRN_SPRG_SCRATCH3, r12
382 mtspr SPRN_SPRG_SCRATCH4, r9
385 mtspr SPRN_SPRG_SCRATCH6, r11
386 mtspr SPRN_SPRG_SCRATCH5, r12
399 mtspr SPRN_PID, r9 /* TLB will have 0 TID */
450 mtspr SPRN_PID, r12
457 mtspr SPRN_PID, r12
471 mtspr SPRN_SPRG_SCRATCH0, r10 /* Save some working registers */
472 mtspr SPRN_SPRG_SCRATCH1, r11
481 mtspr SPRN_SPRG_SCRATCH3, r12
482 mtspr SPRN_SPRG_SCRATCH4, r9
485 mtspr SPRN_SPRG_SCRATCH6, r11
486 mtspr SPRN_SPRG_SCRATCH5, r12
499 mtspr SPRN_PID, r9 /* TLB will have 0 TID */
550 mtspr SPRN_PID, r12
557 mtspr SPRN_PID, r12
625 mtspr SPRN_DBSR,r10
631 mtspr SPRN_SRR2,r12
632 mtspr SPRN_SRR3,r9
652 mtspr SPRN_TSR,r0 /* Clear the PIT exception */
725 mtspr SPRN_PID, r12
732 mtspr SPRN_PID, r12
754 mtspr SPRN_SPRG_THREAD,r4
785 mtspr SPRN_SRR0,r4
786 mtspr SPRN_SRR1,r3
811 mtspr SPRN_SRR0,r3
812 mtspr SPRN_SRR1,r4
839 mtspr SPRN_PID,r0
860 mtspr SPRN_EVPR,r0
867 mtspr SPRN_DBCR0,r13
879 mtspr SPRN_PID,r3