Lines Matching refs:regptr
147 #define regptr(addr) (KSEG1ADDR(addr)) macro
149 #define regptr(addr) ((volatile u32 *const)(KSEG1ADDR(addr))) macro
159 #define DEV_ID_REG regptr(MSP_SLP_BASE + 0x00)
161 #define FWR_ID_REG regptr(MSP_SLP_BASE + 0x04)
163 #define SYS_ID_REG0 regptr(MSP_SLP_BASE + 0x08)
165 #define SYS_ID_REG1 regptr(MSP_SLP_BASE + 0x0C)
169 #define RST_STS_REG regptr(MSP_SLP_BASE + 0x10)
171 #define RST_SET_REG regptr(MSP_SLP_BASE + 0x14)
173 #define RST_CLR_REG regptr(MSP_SLP_BASE + 0x18)
177 #define PCI_SLP_REG regptr(MSP_SLP_BASE + 0x1C)
179 #define URT_SLP_REG regptr(MSP_SLP_BASE + 0x20)
183 #define PLL1_SLP_REG regptr(MSP_SLP_BASE + 0x2C)
185 #define PLL0_SLP_REG regptr(MSP_SLP_BASE + 0x30)
187 #define MIPS_SLP_REG regptr(MSP_SLP_BASE + 0x34)
189 #define VE_SLP_REG regptr(MSP_SLP_BASE + 0x38)
192 #define MSB_SLP_REG regptr(MSP_SLP_BASE + 0x40)
194 #define SMAC_SLP_REG regptr(MSP_SLP_BASE + 0x44)
196 #define PERF_SLP_REG regptr(MSP_SLP_BASE + 0x48)
200 #define SLP_INT_STS_REG regptr(MSP_SLP_BASE + 0x70)
202 #define SLP_INT_MSK_REG regptr(MSP_SLP_BASE + 0x74)
204 #define SE_MBOX_REG regptr(MSP_SLP_BASE + 0x78)
206 #define VE_MBOX_REG regptr(MSP_SLP_BASE + 0x7C)
210 #define CS0_CNFG_REG regptr(MSP_SLP_BASE + 0x80)
212 #define CS0_ADDR_REG regptr(MSP_SLP_BASE + 0x84)
214 #define CS0_MASK_REG regptr(MSP_SLP_BASE + 0x88)
216 #define CS0_ACCESS_REG regptr(MSP_SLP_BASE + 0x8C)
219 #define CS1_CNFG_REG regptr(MSP_SLP_BASE + 0x90)
221 #define CS1_ADDR_REG regptr(MSP_SLP_BASE + 0x94)
223 #define CS1_MASK_REG regptr(MSP_SLP_BASE + 0x98)
225 #define CS1_ACCESS_REG regptr(MSP_SLP_BASE + 0x9C)
228 #define CS2_CNFG_REG regptr(MSP_SLP_BASE + 0xA0)
230 #define CS2_ADDR_REG regptr(MSP_SLP_BASE + 0xA4)
232 #define CS2_MASK_REG regptr(MSP_SLP_BASE + 0xA8)
234 #define CS2_ACCESS_REG regptr(MSP_SLP_BASE + 0xAC)
237 #define CS3_CNFG_REG regptr(MSP_SLP_BASE + 0xB0)
239 #define CS3_ADDR_REG regptr(MSP_SLP_BASE + 0xB4)
241 #define CS3_MASK_REG regptr(MSP_SLP_BASE + 0xB8)
243 #define CS3_ACCESS_REG regptr(MSP_SLP_BASE + 0xBC)
246 #define CS4_CNFG_REG regptr(MSP_SLP_BASE + 0xC0)
248 #define CS4_ADDR_REG regptr(MSP_SLP_BASE + 0xC4)
250 #define CS4_MASK_REG regptr(MSP_SLP_BASE + 0xC8)
252 #define CS4_ACCESS_REG regptr(MSP_SLP_BASE + 0xCC)
255 #define CS5_CNFG_REG regptr(MSP_SLP_BASE + 0xD0)
257 #define CS5_ADDR_REG regptr(MSP_SLP_BASE + 0xD4)
259 #define CS5_MASK_REG regptr(MSP_SLP_BASE + 0xD8)
261 #define CS5_ACCESS_REG regptr(MSP_SLP_BASE + 0xDC)
265 #define ELB_1PC_EN_REG regptr(MSP_SLP_BASE + 0xEC)
269 #define ELB_CLK_CFG_REG regptr(MSP_SLP_BASE + 0xFC)
273 #define UART0_STATUS_REG regptr(MSP_UART0_BASE + 0x0c0)
275 #define UART1_STATUS_REG regptr(MSP_UART1_BASE + 0x170)
279 #define PERF_MON_CTRL_REG regptr(MSP_SLP_BASE + 0x140)
281 #define PERF_MON_CLR_REG regptr(MSP_SLP_BASE + 0x144)
283 #define PERF_MON_CNTH_REG regptr(MSP_SLP_BASE + 0x148)
285 #define PERF_MON_CNTL_REG regptr(MSP_SLP_BASE + 0x14C)
289 #define SYS_CTRL_REG regptr(MSP_SLP_BASE + 0x150)
291 #define SYS_ERR1_REG regptr(MSP_SLP_BASE + 0x154)
293 #define SYS_ERR2_REG regptr(MSP_SLP_BASE + 0x158)
295 #define SYS_INT_CFG_REG regptr(MSP_SLP_BASE + 0x15C)
299 #define VE_MEM_REG regptr(MSP_SLP_BASE + 0x17C)
303 #define CPU_ERR1_REG regptr(MSP_SLP_BASE + 0x180)
305 #define CPU_ERR2_REG regptr(MSP_SLP_BASE + 0x184)
309 #define EXTENDED_GPIO1_REG regptr(MSP_SLP_BASE + 0x188)
310 #define EXTENDED_GPIO2_REG regptr(MSP_SLP_BASE + 0x18c)
315 #define SLP_ERR_STS_REG regptr(MSP_SLP_BASE + 0x190)
317 #define SLP_ERR_MSK_REG regptr(MSP_SLP_BASE + 0x194)
319 #define SLP_ELB_ERST_REG regptr(MSP_SLP_BASE + 0x198)
321 #define SLP_BOOT_STS_REG regptr(MSP_SLP_BASE + 0x19C)
325 #define CS0_EXT_ADDR_REG regptr(MSP_SLP_BASE + 0x1A0)
327 #define CS1_EXT_ADDR_REG regptr(MSP_SLP_BASE + 0x1A4)
329 #define CS2_EXT_ADDR_REG regptr(MSP_SLP_BASE + 0x1A8)
331 #define CS3_EXT_ADDR_REG regptr(MSP_SLP_BASE + 0x1AC)
334 #define CS5_EXT_ADDR_REG regptr(MSP_SLP_BASE + 0x1B4)
338 #define PLL_LOCK_REG regptr(MSP_SLP_BASE + 0x200)
340 #define PLL_ARST_REG regptr(MSP_SLP_BASE + 0x204)
342 #define PLL0_ADJ_REG regptr(MSP_SLP_BASE + 0x208)
344 #define PLL1_ADJ_REG regptr(MSP_SLP_BASE + 0x20C)
354 #define PER_CTRL_REG regptr(MSP_PER_BASE + 0x50)
356 #define PER_STS_REG regptr(MSP_PER_BASE + 0x54)
360 #define SMPI_TX_SZ_REG regptr(MSP_PER_BASE + 0x58)
362 #define SMPI_RX_SZ_REG regptr(MSP_PER_BASE + 0x5C)
364 #define SMPI_CTL_REG regptr(MSP_PER_BASE + 0x60)
366 #define SMPI_MS_REG regptr(MSP_PER_BASE + 0x64)
368 #define SMPI_CORE_DATA_REG regptr(MSP_PER_BASE + 0xC0)
370 #define SMPI_CORE_CTRL_REG regptr(MSP_PER_BASE + 0xC4)
372 #define SMPI_CORE_STAT_REG regptr(MSP_PER_BASE + 0xC8)
374 #define SMPI_CORE_SSEL_REG regptr(MSP_PER_BASE + 0xCC)
376 #define SMPI_FIFO_REG regptr(MSP_PER_BASE + 0xD0)
380 #define PER_ERR_STS_REG regptr(MSP_PER_BASE + 0x70)
382 #define PER_ERR_MSK_REG regptr(MSP_PER_BASE + 0x74)
384 #define PER_HDR1_REG regptr(MSP_PER_BASE + 0x78)
386 #define PER_HDR2_REG regptr(MSP_PER_BASE + 0x7C)
390 #define PER_INT_STS_REG regptr(MSP_PER_BASE + 0x80)
392 #define PER_INT_MSK_REG regptr(MSP_PER_BASE + 0x84)
394 #define GPIO_INT_STS_REG regptr(MSP_PER_BASE + 0x88)
396 #define GPIO_INT_MSK_REG regptr(MSP_PER_BASE + 0x8C)
400 #define POLO_GPIO_DAT1_REG regptr(MSP_PER_BASE + 0x0E0)
402 #define POLO_GPIO_CFG1_REG regptr(MSP_PER_BASE + 0x0E4)
404 #define POLO_GPIO_CFG2_REG regptr(MSP_PER_BASE + 0x0E8)
406 #define POLO_GPIO_OD1_REG regptr(MSP_PER_BASE + 0x0EC)
408 #define POLO_GPIO_CFG3_REG regptr(MSP_PER_BASE + 0x170)
410 #define POLO_GPIO_DAT2_REG regptr(MSP_PER_BASE + 0x174)
412 #define POLO_GPIO_DAT3_REG regptr(MSP_PER_BASE + 0x178)
414 #define POLO_GPIO_DAT4_REG regptr(MSP_PER_BASE + 0x17C)
416 #define POLO_GPIO_DAT5_REG regptr(MSP_PER_BASE + 0x180)
418 #define POLO_GPIO_DAT6_REG regptr(MSP_PER_BASE + 0x184)
420 #define POLO_GPIO_DAT7_REG regptr(MSP_PER_BASE + 0x188)
422 #define POLO_GPIO_CFG4_REG regptr(MSP_PER_BASE + 0x18C)
424 #define POLO_GPIO_CFG5_REG regptr(MSP_PER_BASE + 0x190)
426 #define POLO_GPIO_CFG6_REG regptr(MSP_PER_BASE + 0x194)
428 #define POLO_GPIO_CFG7_REG regptr(MSP_PER_BASE + 0x198)
430 #define POLO_GPIO_OD2_REG regptr(MSP_PER_BASE + 0x19C)
434 #define GPIO_DATA1_REG regptr(MSP_PER_BASE + 0x170)
436 #define GPIO_DATA2_REG regptr(MSP_PER_BASE + 0x174)
438 #define GPIO_DATA3_REG regptr(MSP_PER_BASE + 0x178)
440 #define GPIO_DATA4_REG regptr(MSP_PER_BASE + 0x17C)
442 #define GPIO_CFG1_REG regptr(MSP_PER_BASE + 0x180)
444 #define GPIO_CFG2_REG regptr(MSP_PER_BASE + 0x184)
446 #define GPIO_CFG3_REG regptr(MSP_PER_BASE + 0x188)
448 #define GPIO_CFG4_REG regptr(MSP_PER_BASE + 0x18C)
450 #define GPIO_OD_REG regptr(MSP_PER_BASE + 0x190)
458 #define PCI_FLUSH_REG regptr(MSP_CPUIF_BASE + 0x00)
460 #define OCP_ERR1_REG regptr(MSP_CPUIF_BASE + 0x04)
462 #define OCP_ERR2_REG regptr(MSP_CPUIF_BASE + 0x08)
464 #define OCP_STS_REG regptr(MSP_CPUIF_BASE + 0x0C)
466 #define CPUIF_PM_REG regptr(MSP_CPUIF_BASE + 0x10)
468 #define CPUIF_CFG_REG regptr(MSP_CPUIF_BASE + 0x10)
474 #define CIC_EXT_CFG_REG regptr(MSP_CIC_BASE + 0x00)
476 #define CIC_STS_REG regptr(MSP_CIC_BASE + 0x04)
478 #define CIC_VPE0_MSK_REG regptr(MSP_CIC_BASE + 0x08)
480 #define CIC_VPE1_MSK_REG regptr(MSP_CIC_BASE + 0x0C)
482 #define CIC_TC0_MSK_REG regptr(MSP_CIC_BASE + 0x10)
484 #define CIC_TC1_MSK_REG regptr(MSP_CIC_BASE + 0x14)
486 #define CIC_TC2_MSK_REG regptr(MSP_CIC_BASE + 0x18)
488 #define CIC_TC3_MSK_REG regptr(MSP_CIC_BASE + 0x18)
490 #define CIC_TC4_MSK_REG regptr(MSP_CIC_BASE + 0x18)
492 #define CIC_PCIMSI_STS_REG regptr(MSP_CIC_BASE + 0x18)
493 #define CIC_PCIMSI_MSK_REG regptr(MSP_CIC_BASE + 0x18)
494 #define CIC_PCIFLSH_REG regptr(MSP_CIC_BASE + 0x18)
495 #define CIC_VPE0_SWINT_REG regptr(MSP_CIC_BASE + 0x08)
503 #define MEM_CFG1_REG regptr(MSP_MEM_CFG_BASE + 0x00)
504 #define MEM_SS_ADDR regptr(MSP_MEM_CFG_BASE + 0x00)
505 #define MEM_SS_DATA regptr(MSP_MEM_CFG_BASE + 0x04)
506 #define MEM_SS_WRITE regptr(MSP_MEM_CFG_BASE + 0x08)
513 #define PCI_BASE_REG regptr(MSP_PCI_BASE + 0x00)
514 #define PCI_CONFIG_SPACE_REG regptr(MSP_PCI_BASE + 0x800)
515 #define PCI_JTAG_DEVID_REG regptr(MSP_SLP_BASE + 0x13c)