Lines Matching refs:MX27_AIPI_BASE_ADDR
14 #define MX27_AIPI_BASE_ADDR 0x10000000 macro
16 #define MX27_DMA_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x01000)
17 #define MX27_WDOG_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x02000)
18 #define MX27_GPT1_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x03000)
19 #define MX27_GPT2_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x04000)
20 #define MX27_GPT3_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x05000)
21 #define MX27_PWM_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x06000)
22 #define MX27_RTC_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x07000)
23 #define MX27_KPP_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x08000)
24 #define MX27_OWIRE_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x09000)
25 #define MX27_UART1_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x0a000)
26 #define MX27_UART2_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x0b000)
27 #define MX27_UART3_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x0c000)
28 #define MX27_UART4_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x0d000)
29 #define MX27_CSPI1_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x0e000)
30 #define MX27_CSPI2_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x0f000)
31 #define MX27_SSI1_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x10000)
32 #define MX27_SSI2_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x11000)
33 #define MX27_I2C1_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x12000)
34 #define MX27_SDHC1_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x13000)
35 #define MX27_SDHC2_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x14000)
36 #define MX27_GPIO_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x15000)
43 #define MX27_AUDMUX_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x16000)
44 #define MX27_CSPI3_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x17000)
45 #define MX27_MSHC_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x18000)
46 #define MX27_GPT4_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x19000)
47 #define MX27_GPT5_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x1a000)
48 #define MX27_UART5_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x1b000)
49 #define MX27_UART6_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x1c000)
50 #define MX27_I2C2_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x1d000)
51 #define MX27_SDHC3_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x1e000)
52 #define MX27_GPT6_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x1f000)
53 #define MX27_LCDC_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x21000)
54 #define MX27_SLCDC_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x22000)
55 #define MX27_VPU_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x23000)
56 #define MX27_USB_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x24000)
60 #define MX27_SAHARA_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x25000)
61 #define MX27_EMMAPP_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x26000)
62 #define MX27_EMMAPRP_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x26400)
63 #define MX27_CCM_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x27000)
64 #define MX27_SYSCTRL_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x27800)
65 #define MX27_IIM_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x28000)
66 #define MX27_RTIC_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x2a000)
67 #define MX27_FEC_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x2b000)
68 #define MX27_SCC_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x2c000)
69 #define MX27_ETB_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x3b000)
70 #define MX27_ETB_RAM_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x3c000)
71 #define MX27_JAM_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x3e000)
72 #define MX27_MAX_BASE_ADDR (MX27_AIPI_BASE_ADDR + 0x3f000)