Lines Matching +full:0 +full:x900000
30 #define PCIE_CLIENT_BASE 0x0
31 #define PCIE_CLIENT_CONFIG (PCIE_CLIENT_BASE + 0x00)
32 #define PCIE_CLIENT_CONF_ENABLE HIWORD_UPDATE_BIT(0x0001)
33 #define PCIE_CLIENT_CONF_DISABLE HIWORD_UPDATE(0x0001, 0)
34 #define PCIE_CLIENT_LINK_TRAIN_ENABLE HIWORD_UPDATE_BIT(0x0002)
35 #define PCIE_CLIENT_ARI_ENABLE HIWORD_UPDATE_BIT(0x0008)
36 #define PCIE_CLIENT_CONF_LANE_NUM(x) HIWORD_UPDATE(0x0030, ENCODE_LANES(x))
37 #define PCIE_CLIENT_MODE_RC HIWORD_UPDATE_BIT(0x0040)
38 #define PCIE_CLIENT_MODE_EP HIWORD_UPDATE(0x0040, 0)
39 #define PCIE_CLIENT_GEN_SEL_1 HIWORD_UPDATE(0x0080, 0)
40 #define PCIE_CLIENT_GEN_SEL_2 HIWORD_UPDATE_BIT(0x0080)
41 #define PCIE_CLIENT_DEBUG_OUT_0 (PCIE_CLIENT_BASE + 0x3c)
42 #define PCIE_CLIENT_DEBUG_LTSSM_MASK GENMASK(5, 0)
43 #define PCIE_CLIENT_DEBUG_LTSSM_L1 0x18
44 #define PCIE_CLIENT_DEBUG_LTSSM_L2 0x19
45 #define PCIE_CLIENT_BASIC_STATUS1 (PCIE_CLIENT_BASE + 0x48)
46 #define PCIE_CLIENT_LINK_STATUS_UP 0x00300000
47 #define PCIE_CLIENT_LINK_STATUS_MASK 0x00300000
48 #define PCIE_CLIENT_INT_MASK (PCIE_CLIENT_BASE + 0x4c)
49 #define PCIE_CLIENT_INT_STATUS (PCIE_CLIENT_BASE + 0x50)
67 #define PCIE_CLIENT_INT_PWR_STCG BIT(0)
80 #define PCIE_CORE_CTRL_MGMT_BASE 0x900000
81 #define PCIE_CORE_CTRL (PCIE_CORE_CTRL_MGMT_BASE + 0x000)
82 #define PCIE_CORE_PL_CONF_SPEED_5G 0x00000008
83 #define PCIE_CORE_PL_CONF_SPEED_MASK 0x00000018
84 #define PCIE_CORE_PL_CONF_LANE_MASK 0x00000006
86 #define PCIE_CORE_CTRL_PLC1 (PCIE_CORE_CTRL_MGMT_BASE + 0x004)
89 #define PCIE_CORE_CTRL_PLC1_FTS_CNT 0xffff
90 #define PCIE_CORE_TXCREDIT_CFG1 (PCIE_CORE_CTRL_MGMT_BASE + 0x020)
91 #define PCIE_CORE_TXCREDIT_CFG1_MUI_MASK 0xFFFF0000
95 #define PCIE_CORE_LANE_MAP (PCIE_CORE_CTRL_MGMT_BASE + 0x200)
96 #define PCIE_CORE_LANE_MAP_MASK 0x0000000f
98 #define PCIE_CORE_INT_STATUS (PCIE_CORE_CTRL_MGMT_BASE + 0x20c)
99 #define PCIE_CORE_INT_PRFPE BIT(0)
113 #define PCIE_CORE_CONFIG_VENDOR (PCIE_CORE_CTRL_MGMT_BASE + 0x44)
114 #define PCIE_CORE_INT_MASK (PCIE_CORE_CTRL_MGMT_BASE + 0x210)
115 #define PCIE_CORE_PHY_FUNC_CFG (PCIE_CORE_CTRL_MGMT_BASE + 0x2c0)
116 #define PCIE_RC_BAR_CONF (PCIE_CORE_CTRL_MGMT_BASE + 0x300)
117 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_DISABLED 0x0
118 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_IO_32BITS 0x1
119 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_MEM_32BITS 0x4
120 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_PREFETCH_MEM_32BITS 0x5
121 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_MEM_64BITS 0x6
122 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_PREFETCH_MEM_64BITS 0x7
133 #define PCIE_RC_RP_ATS_BASE 0x400000
134 #define PCIE_RC_CONFIG_NORMAL_BASE 0x800000
135 #define PCIE_RC_CONFIG_BASE 0xa00000
136 #define PCIE_RC_CONFIG_RID_CCR (PCIE_RC_CONFIG_BASE + 0x08)
138 #define PCIE_RC_CONFIG_DCR (PCIE_RC_CONFIG_BASE + 0xc4)
140 #define PCIE_RC_CONFIG_DCR_CSPL_LIMIT 0xff
142 #define PCIE_RC_CONFIG_DCSR (PCIE_RC_CONFIG_BASE + 0xc8)
144 #define PCIE_RC_CONFIG_DCSR_MPS_256 (0x1 << 5)
145 #define PCIE_RC_CONFIG_LINK_CAP (PCIE_RC_CONFIG_BASE + 0xcc)
147 #define PCIE_RC_CONFIG_LCS (PCIE_RC_CONFIG_BASE + 0xd0)
148 #define PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2 (PCIE_RC_CONFIG_BASE + 0x90c)
149 #define PCIE_RC_CONFIG_THP_CAP (PCIE_RC_CONFIG_BASE + 0x274)
152 #define PCIE_CORE_AXI_CONF_BASE 0xc00000
153 #define PCIE_CORE_OB_REGION_ADDR0 (PCIE_CORE_AXI_CONF_BASE + 0x0)
154 #define PCIE_CORE_OB_REGION_ADDR0_NUM_BITS 0x3f
155 #define PCIE_CORE_OB_REGION_ADDR0_LO_ADDR 0xffffff00
156 #define PCIE_CORE_OB_REGION_ADDR1 (PCIE_CORE_AXI_CONF_BASE + 0x4)
157 #define PCIE_CORE_OB_REGION_DESC0 (PCIE_CORE_AXI_CONF_BASE + 0x8)
158 #define PCIE_CORE_OB_REGION_DESC1 (PCIE_CORE_AXI_CONF_BASE + 0xc)
160 #define PCIE_CORE_AXI_INBOUND_BASE 0xc00800
161 #define PCIE_RP_IB_ADDR0 (PCIE_CORE_AXI_INBOUND_BASE + 0x0)
162 #define PCIE_CORE_IB_REGION_ADDR0_NUM_BITS 0x3f
163 #define PCIE_CORE_IB_REGION_ADDR0_LO_ADDR 0xffffff00
164 #define PCIE_RP_IB_ADDR1 (PCIE_CORE_AXI_INBOUND_BASE + 0x4)
166 /* Size of one AXI Region (not Region 0) */
168 /* Size of Region 0, equal to sum of sizes of other regions */
169 #define AXI_REGION_0_SIZE (32 * (0x1 << 20))
172 #define AXI_WRAPPER_IO_WRITE 0x6
173 #define AXI_WRAPPER_MEM_WRITE 0x2
174 #define AXI_WRAPPER_TYPE0_CFG 0xa
175 #define AXI_WRAPPER_TYPE1_CFG 0xb
176 #define AXI_WRAPPER_NOR_MSG 0xc
180 #define PCIE_RC_SEND_PME_OFF 0x11960
181 #define ROCKCHIP_VENDOR_ID 0x1d87
189 #define RC_REGION_0_ADDR_TRANS_H 0x00000000
190 #define RC_REGION_0_ADDR_TRANS_L 0x00000000
192 #define RC_REGION_0_TYPE_MASK GENMASK(3, 0)
195 #define ROCKCHIP_PCIE_MSG_ROUTING_TO_RC 0x0
196 #define ROCKCHIP_PCIE_MSG_ROUTING_VIA_ADDR 0x1
197 #define ROCKCHIP_PCIE_MSG_ROUTING_VIA_ID 0x2
198 #define ROCKCHIP_PCIE_MSG_ROUTING_BROADCAST 0x3
199 #define ROCKCHIP_PCIE_MSG_ROUTING_LOCAL_INTX 0x4
200 #define ROCKCHIP_PCIE_MSG_ROUTING_PME_ACK 0x5
201 #define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTA 0x20
202 #define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTB 0x21
203 #define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTC 0x22
204 #define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTD 0x23
205 #define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTA 0x24
206 #define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTB 0x25
207 #define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTC 0x26
208 #define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTD 0x27
217 #define ROCKCHIP_PCIE_EP_CMD_STATUS 0x4
219 #define ROCKCHIP_PCIE_EP_MSI_CTRL_REG 0x90
226 #define ROCKCHIP_PCIE_EP_DUMMY_IRQ_ADDR 0x1
227 #define ROCKCHIP_PCIE_EP_PCI_LEGACY_IRQ_ADDR 0x3
230 (PCIE_RC_RP_ATS_BASE + 0x0840 + (fn) * 0x0040 + (bar) * 0x0008)
232 (PCIE_RC_RP_ATS_BASE + 0x0844 + (fn) * 0x0040 + (bar) * 0x0008)
234 (PCIE_RC_RP_ATS_BASE + 0x0000 + ((r) & 0x1f) * 0x0020)
243 (PCIE_RC_RP_ATS_BASE + 0x0004 + ((r) & 0x1f) * 0x0020)
249 (PCIE_RC_RP_ATS_BASE + 0x0008 + ((r) & 0x1f) * 0x0020)
251 (PCIE_RC_RP_ATS_BASE + 0x000c + ((r) & 0x1f) * 0x0020)
253 (PCIE_RC_RP_ATS_BASE + 0x0018 + ((r) & 0x1f) * 0x0020)
255 (PCIE_RC_RP_ATS_BASE + 0x001c + ((r) & 0x1f) * 0x0020)
258 (PCIE_CORE_CTRL_MGMT_BASE + 0x0240 + (fn) * 0x0008)
260 (PCIE_CORE_CTRL_MGMT_BASE + 0x0244 + (fn) * 0x0008)
262 (GENMASK(4, 0) << ((b) * 8))