36 #define BRCM_PCIE_CAP_REGS				0x00ac
39 #define PCIE_RC_CFG_VENDOR_VENDOR_SPECIFIC_REG1				0x0188
40 #define  PCIE_RC_CFG_VENDOR_VENDOR_SPECIFIC_REG1_ENDIAN_MODE_BAR2_MASK	0xc
41 #define  PCIE_RC_CFG_VENDOR_SPCIFIC_REG1_LITTLE_ENDIAN			0x0
43 #define PCIE_RC_CFG_PRIV1_ID_VAL3			0x043c
44 #define  PCIE_RC_CFG_PRIV1_ID_VAL3_CLASS_CODE_MASK	0xffffff
46 #define PCIE_RC_CFG_PRIV1_LINK_CAPABILITY			0x04dc
47 #define  PCIE_RC_CFG_PRIV1_LINK_CAPABILITY_ASPM_SUPPORT_MASK	0xc00
49 #define PCIE_RC_DL_MDIO_ADDR				0x1100
50 #define PCIE_RC_DL_MDIO_WR_DATA				0x1104
51 #define PCIE_RC_DL_MDIO_RD_DATA				0x1108
53 #define PCIE_MISC_MISC_CTRL				0x4008
54 #define  PCIE_MISC_MISC_CTRL_SCB_ACCESS_EN_MASK		0x1000
55 #define  PCIE_MISC_MISC_CTRL_CFG_READ_UR_MODE_MASK	0x2000
56 #define  PCIE_MISC_MISC_CTRL_MAX_BURST_SIZE_MASK	0x300000
58 #define  PCIE_MISC_MISC_CTRL_SCB0_SIZE_MASK		0xf8000000
59 #define  PCIE_MISC_MISC_CTRL_SCB1_SIZE_MASK		0x07c00000
60 #define  PCIE_MISC_MISC_CTRL_SCB2_SIZE_MASK		0x0000001f
63 #define PCIE_MISC_CPU_2_PCIE_MEM_WIN0_LO		0x400c
67 #define PCIE_MISC_CPU_2_PCIE_MEM_WIN0_HI		0x4010
71 #define PCIE_MISC_RC_BAR1_CONFIG_LO			0x402c
72 #define  PCIE_MISC_RC_BAR1_CONFIG_LO_SIZE_MASK		0x1f
74 #define PCIE_MISC_RC_BAR2_CONFIG_LO			0x4034
75 #define  PCIE_MISC_RC_BAR2_CONFIG_LO_SIZE_MASK		0x1f
76 #define PCIE_MISC_RC_BAR2_CONFIG_HI			0x4038
78 #define PCIE_MISC_RC_BAR3_CONFIG_LO			0x403c
79 #define  PCIE_MISC_RC_BAR3_CONFIG_LO_SIZE_MASK		0x1f
81 #define PCIE_MISC_MSI_BAR_CONFIG_LO			0x4044
82 #define PCIE_MISC_MSI_BAR_CONFIG_HI			0x4048
84 #define PCIE_MISC_MSI_DATA_CONFIG			0x404c
85 #define  PCIE_MISC_MSI_DATA_CONFIG_VAL_32		0xffe06540
86 #define  PCIE_MISC_MSI_DATA_CONFIG_VAL_8		0xfff86540
88 #define PCIE_MISC_PCIE_CTRL				0x4064
89 #define  PCIE_MISC_PCIE_CTRL_PCIE_L23_REQUEST_MASK	0x1
90 #define PCIE_MISC_PCIE_CTRL_PCIE_PERSTB_MASK		0x4
92 #define PCIE_MISC_PCIE_STATUS				0x4068
93 #define  PCIE_MISC_PCIE_STATUS_PCIE_PORT_MASK		0x80
94 #define  PCIE_MISC_PCIE_STATUS_PCIE_DL_ACTIVE_MASK	0x20
95 #define  PCIE_MISC_PCIE_STATUS_PCIE_PHYLINKUP_MASK	0x10
96 #define  PCIE_MISC_PCIE_STATUS_PCIE_LINK_IN_L23_MASK	0x40
98 #define PCIE_MISC_REVISION				0x406c
99 #define  BRCM_PCIE_HW_REV_33				0x0303
100 #define  BRCM_PCIE_HW_REV_3_20				0x0320
102 #define PCIE_MISC_CPU_2_PCIE_MEM_WIN0_BASE_LIMIT		0x4070
103 #define  PCIE_MISC_CPU_2_PCIE_MEM_WIN0_BASE_LIMIT_LIMIT_MASK	0xfff00000
104 #define  PCIE_MISC_CPU_2_PCIE_MEM_WIN0_BASE_LIMIT_BASE_MASK	0xfff0
108 #define PCIE_MISC_CPU_2_PCIE_MEM_WIN0_BASE_HI			0x4080
109 #define  PCIE_MISC_CPU_2_PCIE_MEM_WIN0_BASE_HI_BASE_MASK	0xff
113 #define PCIE_MISC_CPU_2_PCIE_MEM_WIN0_LIMIT_HI			0x4084
114 #define  PCIE_MISC_CPU_2_PCIE_MEM_WIN0_LIMIT_HI_LIMIT_MASK	0xff
118 #define PCIE_MISC_HARD_PCIE_HARD_DEBUG					0x4204
119 #define  PCIE_MISC_HARD_PCIE_HARD_DEBUG_CLKREQ_DEBUG_ENABLE_MASK	0x2
120 #define  PCIE_MISC_HARD_PCIE_HARD_DEBUG_SERDES_IDDQ_MASK		0x08000000
123 #define PCIE_INTR2_CPU_BASE		0x4300
124 #define PCIE_MSI_INTR2_BASE		0x4500
126 #define  MSI_INT_STATUS			0x0
127 #define  MSI_INT_CLR			0x8
128 #define  MSI_INT_MASK_SET		0x10
129 #define  MSI_INT_MASK_CLR		0x14
131 #define PCIE_EXT_CFG_DATA				0x8000
132 #define PCIE_EXT_CFG_INDEX				0x9000
134 #define  PCIE_RGR1_SW_INIT_1_PERST_MASK			0x1
135 #define  PCIE_RGR1_SW_INIT_1_PERST_SHIFT		0x0
137 #define RGR1_SW_INIT_1_INIT_GENERIC_MASK		0x2
138 #define RGR1_SW_INIT_1_INIT_GENERIC_SHIFT		0x1
139 #define RGR1_SW_INIT_1_INIT_7278_MASK			0x1
140 #define RGR1_SW_INIT_1_INIT_7278_SHIFT			0x0
143 #define BRCM_NUM_PCIE_OUT_WINS		0x4
146 #define BRCM_INT_PCI_MSI_SHIFT		0
149 #define BRCM_MSI_TARGET_ADDR_LT_4GB	0x0fffffffcULL
150 #define BRCM_MSI_TARGET_ADDR_GT_4GB	0xffffffffcULL
153 #define MDIO_PORT0			0x0
154 #define MDIO_DATA_MASK			0x7fffffff
155 #define MDIO_PORT_MASK			0xf0000
156 #define MDIO_REGAD_MASK			0xffff
157 #define MDIO_CMD_MASK			0xfff00000
158 #define MDIO_CMD_READ			0x1
159 #define MDIO_CMD_WRITE			0x0
160 #define MDIO_DATA_DONE_MASK		0x80000000
161 #define MDIO_RD_DONE(x)			(((x) & MDIO_DATA_DONE_MASK) ? 1 : 0)
162 #define MDIO_WT_DONE(x)			(((x) & MDIO_DATA_DONE_MASK) ? 0 : 1)
163 #define SSC_REGS_ADDR			0x1100
164 #define SET_ADDR_OFFSET			0x1f
165 #define SSC_CNTL_OFFSET			0x2
166 #define SSC_CNTL_OVRD_EN_MASK		0x8000
167 #define SSC_CNTL_OVRD_VAL_MASK		0x4000
168 #define SSC_STATUS_OFFSET		0x1
169 #define SSC_STATUS_SSC_MASK		0x400
170 #define SSC_STATUS_PLL_LOCK_MASK	0x800
178 #define PCIE_DVT_PMU_PCIE_PHY_CTRL				0xc700
179 #define  PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_NFLDS			0x3
180 #define  PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_DIG_RESET_MASK		0x4
181 #define  PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_DIG_RESET_SHIFT	0x2
182 #define  PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_RESET_MASK		0x2
183 #define  PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_RESET_SHIFT		0x1
184 #define  PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_PWRDN_MASK		0x1
185 #define  PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_PWRDN_SHIFT		0x0
221 	[RGR1_SW_INIT_1] = 0x9210,
222 	[EXT_CFG_INDEX]  = 0x9000,
223 	[EXT_CFG_DATA]   = 0x9004,
241 	[RGR1_SW_INIT_1] = 0xc010,
242 	[EXT_CFG_INDEX] = 0x9000,
243 	[EXT_CFG_DATA] = 0x9004,
310 		return (log2_in - 12) + 0x1c;  in brcm_pcie_encode_ibar_size()
315 	return 0;  in brcm_pcie_encode_ibar_size()
320 	u32 pkt = 0;  in brcm_pcie_mdio_form_pkt()
340 	for (tries = 0; !MDIO_RD_DONE(data) && tries < 10; tries++) {  in brcm_pcie_mdio_read()
346 	return MDIO_RD_DONE(data) ? 0 : -EIO;  in brcm_pcie_mdio_read()
362 	for (tries = 0; !MDIO_WT_DONE(data) && tries < 10; tries++) {  in brcm_pcie_mdio_write()
367 	return MDIO_WT_DONE(data) ? 0 : -EIO;  in brcm_pcie_mdio_write()
382 	if (ret < 0)  in brcm_pcie_set_ssc()
387 	if (ret < 0)  in brcm_pcie_set_ssc()
394 	if (ret < 0)  in brcm_pcie_set_ssc()
400 	if (ret < 0)  in brcm_pcie_set_ssc()
406 	return ssc && pll ? 0 : -EIO;  in brcm_pcie_set_ssc()
418 	lnkctl2 = (lnkctl2 & ~0xf) | gen;  in brcm_pcie_set_gen()
507 	msg->data = (0xffff & PCIE_MISC_MSI_DATA_CONFIG_VAL_32) | data->hwirq;  in brcm_msi_compose_msi_msg()
537 	hwirq = bitmap_find_free_region(&msi->used, msi->nr, 0);  in brcm_msi_alloc()
546 	bitmap_release_region(&msi->used, hwirq, 0);  in brcm_msi_free()
558 	if (hwirq < 0)  in brcm_irq_domain_alloc()
564 	return 0;  in brcm_irq_domain_alloc()
601 	return 0;  in brcm_allocate_domains()
628 	 * The 0 bit of PCIE_MISC_MSI_BAR_CONFIG_LO is repurposed to MSI  in brcm_msi_set_regs()
631 	writel(lower_32_bits(msi->target_addr) | 0x1,  in brcm_msi_set_regs()
647 	if (irq <= 0) {  in brcm_pcie_enable_msi()
671 		msi->legacy_shift = 0;  in brcm_pcie_enable_msi()
683 	return 0;  in brcm_pcie_enable_msi()
711 	/* Accesses to the RC go right to the RC registers if slot==0 */  in brcm_pcie_map_conf()
716 	idx = PCIE_ECAM_OFFSET(bus->number, devfn, 0);  in brcm_pcie_map_conf()
762 	/* Perst bit has moved and assert value is 0 */  in brcm_pcie_perst_set_7278()
784 	u64 lowest_pcie_addr = ~(u64)0;  in brcm_pcie_get_rc_bar2_size_and_offset()
785 	int ret, i = 0;  in brcm_pcie_get_rc_bar2_size_and_offset()
786 	u64 size = 0;  in brcm_pcie_get_rc_bar2_size_and_offset()
796 	if (lowest_pcie_addr == ~(u64)0) {  in brcm_pcie_get_rc_bar2_size_and_offset()
804 	if (ret <= 0) {  in brcm_pcie_get_rc_bar2_size_and_offset()
807 		pcie->memc_size[0] = 1ULL << fls64(size - 1);  in brcm_pcie_get_rc_bar2_size_and_offset()
813 	for (i = 0, size = 0; i < pcie->num_memc; i++)  in brcm_pcie_get_rc_bar2_size_and_offset()
850 	 *   region at location 0 (since we have to allow some space for  in brcm_pcie_get_rc_bar2_size_and_offset()
856 		dev_err(dev, "Invalid rc_bar2_offset/size: size 0x%llx, off 0x%llx\n",  in brcm_pcie_get_rc_bar2_size_and_offset()
861 	return 0;  in brcm_pcie_get_rc_bar2_size_and_offset()
873 	int num_out_wins = 0;  in brcm_pcie_setup()
883 	pcie->bridge_sw_init_set(pcie, 0);  in brcm_pcie_setup()
893 	 * is encoded as 0=128, 1=256, 2=512, 3=Rsvd, for BCM7278 it  in brcm_pcie_setup()
894 	 * is encoded as 0=Rsvd, 1=128, 2=256, 3=512.  in brcm_pcie_setup()
897 		burst = 0x0; /* 128B */  in brcm_pcie_setup()
899 		burst = 0x3; /* 512 bytes */  in brcm_pcie_setup()
901 		burst = 0x2; /* 512 bytes */  in brcm_pcie_setup()
923 	for (memc = 0; memc < pcie->num_memc; memc++) {  in brcm_pcie_setup()
926 		if (memc == 0)  in brcm_pcie_setup()
927 			u32p_replace_bits(&tmp, scb_size_val, SCB_SIZE_MASK(0));  in brcm_pcie_setup()
961 	pcie->perst_set(pcie, 0);  in brcm_pcie_setup()
967 	for (i = 0; i < 100 && !brcm_pcie_link_up(pcie); i += 5)  in brcm_pcie_setup()
1011 	u32p_replace_bits(&tmp, 0x060400,  in brcm_pcie_setup()
1017 		if (ret == 0)  in brcm_pcie_setup()
1044 	return 0;  in brcm_pcie_setup()
1062 	for (i = 0; i < 15 && !l23; i++) {  in brcm_pcie_enter_l23()
1083 	const int beg = start ? 0 : PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_NFLDS - 1;  in brcm_phy_cntl()
1085 	u32 tmp, combined_mask = 0;  in brcm_phy_cntl()
1091 		val = start ? BIT_MASK(shifts[i]) : 0;  in brcm_phy_cntl()
1100 	val = start ? combined_mask : 0;  in brcm_phy_cntl()
1102 	ret = (tmp & combined_mask) == val ? 0 : -EIO;  in brcm_phy_cntl()
1111 	return pcie->rescal ? brcm_phy_cntl(pcie, 1) : 0;  in brcm_phy_start()
1116 	return pcie->rescal ? brcm_phy_cntl(pcie, 0) : 0;  in brcm_phy_stop()
1131 	u32p_replace_bits(&tmp, 0, PCIE_MISC_PCIE_CTRL_PCIE_L23_REQUEST_MASK);  in brcm_pcie_turn_off()
1175 	pcie->bridge_sw_init_set(pcie, 0);  in brcm_pcie_resume()
1177 	/* SERDES_IDDQ = 0 */  in brcm_pcie_resume()
1179 	u32p_replace_bits(&tmp, 0, PCIE_MISC_HARD_PCIE_HARD_DEBUG_SERDES_IDDQ_MASK);  in brcm_pcie_resume()
1192 	return 0;  in brcm_pcie_resume()
1219 	return 0;  in brcm_pcie_remove()
1258 	pcie->base = devm_platform_ioremap_resource(pdev, 0);  in brcm_pcie_probe()
1267 	pcie->gen = (ret < 0) ? 0 : ret;  in brcm_pcie_probe()
1309 	msi_np = of_parse_phandle(pcie->np, "msi-parent", 0);  in brcm_pcie_probe()