Lines Matching defs:memac_regs
180 struct memac_regs { struct
181 u32 res0000[2]; /* General Control and Status */
182 u32 command_config; /* 0x008 Ctrl and cfg */
183 struct mac_addr mac_addr0; /* 0x00C-0x010 MAC_ADDR_0...1 */
184 u32 maxfrm; /* 0x014 Max frame length */
185 u32 res0018[1];
186 u32 rx_fifo_sections; /* Receive FIFO configuration reg */
187 u32 tx_fifo_sections; /* Transmit FIFO configuration reg */
188 u32 res0024[2];
189 u32 hashtable_ctrl; /* 0x02C Hash table control */
190 u32 res0030[4];
191 u32 ievent; /* 0x040 Interrupt event */
192 u32 tx_ipg_length; /* 0x044 Transmitter inter-packet-gap */
193 u32 res0048;
194 u32 imask; /* 0x04C Interrupt mask */
195 u32 res0050;
196 u32 pause_quanta[4]; /* 0x054 Pause quanta */
197 u32 pause_thresh[4]; /* 0x064 Pause quanta threshold */
198 u32 rx_pause_status; /* 0x074 Receive pause status */
199 u32 res0078[2];
200 struct mac_addr mac_addr[MEMAC_NUM_OF_PADDRS];/* 0x80-0x0B4 mac padr */
201 u32 lpwake_timer; /* 0x0B8 Low Power Wakeup Timer */
202 u32 sleep_timer; /* 0x0BC Transmit EEE Low Power Timer */
203 u32 res00c0[8];
204 u32 statn_config; /* 0x0E0 Statistics configuration */
205 u32 res00e4[7];
207 u32 reoct_l;
208 u32 reoct_u;
209 u32 roct_l;
210 u32 roct_u;
211 u32 raln_l;
212 u32 raln_u;
213 u32 rxpf_l;
214 u32 rxpf_u;
215 u32 rfrm_l;
216 u32 rfrm_u;
217 u32 rfcs_l;
218 u32 rfcs_u;
219 u32 rvlan_l;
220 u32 rvlan_u;
221 u32 rerr_l;
222 u32 rerr_u;
223 u32 ruca_l;
224 u32 ruca_u;
225 u32 rmca_l;
226 u32 rmca_u;
227 u32 rbca_l;
228 u32 rbca_u;
229 u32 rdrp_l;
230 u32 rdrp_u;
231 u32 rpkt_l;
232 u32 rpkt_u;
233 u32 rund_l;
234 u32 rund_u;
235 u32 r64_l;
236 u32 r64_u;
237 u32 r127_l;
238 u32 r127_u;
239 u32 r255_l;
240 u32 r255_u;
241 u32 r511_l;
242 u32 r511_u;
243 u32 r1023_l;
244 u32 r1023_u;
245 u32 r1518_l;
246 u32 r1518_u;
247 u32 r1519x_l;
248 u32 r1519x_u;
249 u32 rovr_l;
250 u32 rovr_u;
251 u32 rjbr_l;
252 u32 rjbr_u;
253 u32 rfrg_l;
254 u32 rfrg_u;
255 u32 rcnp_l;
256 u32 rcnp_u;
257 u32 rdrntp_l;
258 u32 rdrntp_u;
259 u32 res01d0[12];
261 u32 teoct_l;
262 u32 teoct_u;
263 u32 toct_l;
264 u32 toct_u;
265 u32 res0210[2];
266 u32 txpf_l;
267 u32 txpf_u;
268 u32 tfrm_l;
269 u32 tfrm_u;
270 u32 tfcs_l;
271 u32 tfcs_u;
272 u32 tvlan_l;
273 u32 tvlan_u;
274 u32 terr_l;
275 u32 terr_u;
276 u32 tuca_l;
277 u32 tuca_u;
278 u32 tmca_l;
279 u32 tmca_u;
280 u32 tbca_l;
281 u32 tbca_u;
282 u32 res0258[2];
283 u32 tpkt_l;
284 u32 tpkt_u;
285 u32 tund_l;
286 u32 tund_u;
287 u32 t64_l;
288 u32 t64_u;
289 u32 t127_l;
290 u32 t127_u;
291 u32 t255_l;
292 u32 t255_u;
293 u32 t511_l;
294 u32 t511_u;
295 u32 t1023_l;
296 u32 t1023_u;
297 u32 t1518_l;
298 u32 t1518_u;
299 u32 t1519x_l;
300 u32 t1519x_u;
301 u32 res02a8[6];
302 u32 tcnp_l;
303 u32 tcnp_u;
304 u32 res02c8[14];
306 u32 if_mode; /* 0x300 Interface Mode Control */
307 u32 if_status; /* 0x304 Interface Status */
308 u32 res0308[14];
310 u32 hg_config; /* 0x340 Control and cfg */
334 struct memac_regs __iomem *regs; argument