Lines Matching full:tegra_car
41 clocks = <&tegra_car TEGRA20_CLK_HOST1X>;
43 resets = <&tegra_car 28>;
55 clocks = <&tegra_car TEGRA20_CLK_MPE>;
56 resets = <&tegra_car 60>;
64 clocks = <&tegra_car TEGRA20_CLK_VI>;
65 resets = <&tegra_car 20>;
73 clocks = <&tegra_car TEGRA20_CLK_EPP>;
74 resets = <&tegra_car 19>;
82 clocks = <&tegra_car TEGRA20_CLK_ISP>;
83 resets = <&tegra_car 23>;
91 clocks = <&tegra_car TEGRA20_CLK_GR2D>;
92 resets = <&tegra_car 21>;
99 clocks = <&tegra_car TEGRA20_CLK_GR3D>;
100 resets = <&tegra_car 24>;
108 clocks = <&tegra_car TEGRA20_CLK_DISP1>,
109 <&tegra_car TEGRA20_CLK_PLL_P>;
111 resets = <&tegra_car 27>;
136 clocks = <&tegra_car TEGRA20_CLK_DISP2>,
137 <&tegra_car TEGRA20_CLK_PLL_P>;
139 resets = <&tegra_car 26>;
164 clocks = <&tegra_car TEGRA20_CLK_HDMI>,
165 <&tegra_car TEGRA20_CLK_PLL_D_OUT0>;
167 resets = <&tegra_car 51>;
176 clocks = <&tegra_car TEGRA20_CLK_TVO>;
183 clocks = <&tegra_car TEGRA20_CLK_DSI>,
184 <&tegra_car TEGRA20_CLK_PLL_D_OUT0>;
186 resets = <&tegra_car 48>;
198 clocks = <&tegra_car TEGRA20_CLK_TWD>;
237 clocks = <&tegra_car TEGRA20_CLK_TIMER>;
240 tegra_car: clock@60006000 { label
271 clocks = <&tegra_car TEGRA20_CLK_APBDMA>;
272 resets = <&tegra_car 34>;
319 clocks = <&tegra_car TEGRA20_CLK_VDE>;
321 resets = <&tegra_car 61>, <&mc TEGRA20_MC_RESET_VDE>;
347 clocks = <&tegra_car TEGRA20_CLK_AC97>;
348 resets = <&tegra_car 3>;
359 clocks = <&tegra_car TEGRA20_CLK_I2S1>;
360 resets = <&tegra_car 11>;
371 clocks = <&tegra_car TEGRA20_CLK_I2S2>;
372 resets = <&tegra_car 18>;
391 clocks = <&tegra_car TEGRA20_CLK_UARTA>;
392 resets = <&tegra_car 6>;
404 clocks = <&tegra_car TEGRA20_CLK_UARTB>;
405 resets = <&tegra_car 7>;
417 clocks = <&tegra_car TEGRA20_CLK_UARTC>;
418 resets = <&tegra_car 55>;
430 clocks = <&tegra_car TEGRA20_CLK_UARTD>;
431 resets = <&tegra_car 65>;
443 clocks = <&tegra_car TEGRA20_CLK_UARTE>;
444 resets = <&tegra_car 66>;
457 clocks = <&tegra_car TEGRA20_CLK_NDFLASH>;
459 resets = <&tegra_car 13>;
461 assigned-clocks = <&tegra_car TEGRA20_CLK_NDFLASH>;
472 clocks = <&tegra_car TEGRA20_CLK_NOR>;
474 resets = <&tegra_car 42>;
483 clocks = <&tegra_car TEGRA20_CLK_PWM>;
484 resets = <&tegra_car 17>;
493 clocks = <&tegra_car TEGRA20_CLK_RTC>;
502 clocks = <&tegra_car TEGRA20_CLK_I2C1>,
503 <&tegra_car TEGRA20_CLK_PLL_P_OUT3>;
505 resets = <&tegra_car 12>;
518 clocks = <&tegra_car TEGRA20_CLK_SPI>;
519 resets = <&tegra_car 43>;
532 clocks = <&tegra_car TEGRA20_CLK_I2C2>,
533 <&tegra_car TEGRA20_CLK_PLL_P_OUT3>;
535 resets = <&tegra_car 54>;
548 clocks = <&tegra_car TEGRA20_CLK_I2C3>,
549 <&tegra_car TEGRA20_CLK_PLL_P_OUT3>;
551 resets = <&tegra_car 67>;
564 clocks = <&tegra_car TEGRA20_CLK_DVC>,
565 <&tegra_car TEGRA20_CLK_PLL_P_OUT3>;
567 resets = <&tegra_car 47>;
580 clocks = <&tegra_car TEGRA20_CLK_SBC1>;
581 resets = <&tegra_car 41>;
594 clocks = <&tegra_car TEGRA20_CLK_SBC2>;
595 resets = <&tegra_car 44>;
608 clocks = <&tegra_car TEGRA20_CLK_SBC3>;
609 resets = <&tegra_car 46>;
622 clocks = <&tegra_car TEGRA20_CLK_SBC4>;
623 resets = <&tegra_car 68>;
634 clocks = <&tegra_car TEGRA20_CLK_KBC>;
635 resets = <&tegra_car 36>;
643 clocks = <&tegra_car TEGRA20_CLK_PCLK>, <&clk32k_in>;
652 clocks = <&tegra_car TEGRA20_CLK_MC>;
664 clocks = <&tegra_car TEGRA20_CLK_EMC>;
676 clocks = <&tegra_car TEGRA20_CLK_FUSE>;
678 resets = <&tegra_car 39>;
707 clocks = <&tegra_car TEGRA20_CLK_PEX>,
708 <&tegra_car TEGRA20_CLK_AFI>,
709 <&tegra_car TEGRA20_CLK_PLL_E>;
711 resets = <&tegra_car 70>,
712 <&tegra_car 72>,
713 <&tegra_car 74>;
752 clocks = <&tegra_car TEGRA20_CLK_USBD>;
753 resets = <&tegra_car 22>;
765 clocks = <&tegra_car TEGRA20_CLK_USBD>,
766 <&tegra_car TEGRA20_CLK_PLL_U>,
767 <&tegra_car TEGRA20_CLK_CLK_M>,
768 <&tegra_car TEGRA20_CLK_USBD>;
770 resets = <&tegra_car 22>, <&tegra_car 22>;
790 clocks = <&tegra_car TEGRA20_CLK_USB2>;
791 resets = <&tegra_car 58>;
801 clocks = <&tegra_car TEGRA20_CLK_USB2>,
802 <&tegra_car TEGRA20_CLK_PLL_U>,
803 <&tegra_car TEGRA20_CLK_CDEV2>;
805 resets = <&tegra_car 58>, <&tegra_car 22>;
816 clocks = <&tegra_car TEGRA20_CLK_USB3>;
817 resets = <&tegra_car 59>;
828 clocks = <&tegra_car TEGRA20_CLK_USB3>,
829 <&tegra_car TEGRA20_CLK_PLL_U>,
830 <&tegra_car TEGRA20_CLK_CLK_M>,
831 <&tegra_car TEGRA20_CLK_USBD>;
833 resets = <&tegra_car 59>, <&tegra_car 22>;
850 clocks = <&tegra_car TEGRA20_CLK_SDMMC1>;
852 resets = <&tegra_car 14>;
861 clocks = <&tegra_car TEGRA20_CLK_SDMMC2>;
863 resets = <&tegra_car 9>;
872 clocks = <&tegra_car TEGRA20_CLK_SDMMC3>;
874 resets = <&tegra_car 69>;
883 clocks = <&tegra_car TEGRA20_CLK_SDMMC4>;
885 resets = <&tegra_car 15>;
898 clocks = <&tegra_car TEGRA20_CLK_CCLK>;
905 clocks = <&tegra_car TEGRA20_CLK_CCLK>;