Lines Matching full:mail
29 #define TSI148_MAX_MAILBOX 4 /* Max Mail Box registers */
507 * Mail Box
1030 #define TSI148_LCSR_INTEN_MB3EN (1<<19) /* Mail Box 3 */
1031 #define TSI148_LCSR_INTEN_MB2EN (1<<18) /* Mail Box 2 */
1032 #define TSI148_LCSR_INTEN_MB1EN (1<<17) /* Mail Box 1 */
1033 #define TSI148_LCSR_INTEN_MB0EN (1<<16) /* Mail Box 0 */
1070 #define TSI148_LCSR_INTEO_MB3EO (1<<19) /* Mail Box 3 */
1071 #define TSI148_LCSR_INTEO_MB2EO (1<<18) /* Mail Box 2 */
1072 #define TSI148_LCSR_INTEO_MB1EO (1<<17) /* Mail Box 1 */
1073 #define TSI148_LCSR_INTEO_MB0EO (1<<16) /* Mail Box 0 */
1110 #define TSI148_LCSR_INTS_MB3S (1<<19) /* Mail Box 3 */
1111 #define TSI148_LCSR_INTS_MB2S (1<<18) /* Mail Box 2 */
1112 #define TSI148_LCSR_INTS_MB1S (1<<17) /* Mail Box 1 */
1113 #define TSI148_LCSR_INTS_MB0S (1<<16) /* Mail Box 0 */
1147 #define TSI148_LCSR_INTC_MB3C (1<<19) /* Mail Box 3 */
1148 #define TSI148_LCSR_INTC_MB2C (1<<18) /* Mail Box 2 */
1149 #define TSI148_LCSR_INTC_MB1C (1<<17) /* Mail Box 1 */
1150 #define TSI148_LCSR_INTC_MB0C (1<<16) /* Mail Box 0 */
1177 #define TSI148_LCSR_INTM1_MB3M_M (3<<6) /* Mail Box 3 */
1178 #define TSI148_LCSR_INTM1_MB2M_M (3<<4) /* Mail Box 2 */
1179 #define TSI148_LCSR_INTM1_MB1M_M (3<<2) /* Mail Box 1 */
1180 #define TSI148_LCSR_INTM1_MB0M_M (3<<0) /* Mail Box 0 */
1372 #define TSI148_GCSR_GCTRL_MBI3S (1<<3) /* Mail box 3 Int Status */
1373 #define TSI148_GCSR_GCTRL_MBI2S (1<<2) /* Mail box 2 Int Status */
1374 #define TSI148_GCSR_GCTRL_MBI1S (1<<1) /* Mail box 1 Int Status */
1375 #define TSI148_GCSR_GCTRL_MBI0S (1<<0) /* Mail box 0 Int Status */