51 #define AFI_AXI_BAR0_SZ	0x00
52 #define AFI_AXI_BAR1_SZ	0x04
53 #define AFI_AXI_BAR2_SZ	0x08
54 #define AFI_AXI_BAR3_SZ	0x0c
55 #define AFI_AXI_BAR4_SZ	0x10
56 #define AFI_AXI_BAR5_SZ	0x14
58 #define AFI_AXI_BAR0_START	0x18
59 #define AFI_AXI_BAR1_START	0x1c
60 #define AFI_AXI_BAR2_START	0x20
61 #define AFI_AXI_BAR3_START	0x24
62 #define AFI_AXI_BAR4_START	0x28
63 #define AFI_AXI_BAR5_START	0x2c
65 #define AFI_FPCI_BAR0	0x30
66 #define AFI_FPCI_BAR1	0x34
67 #define AFI_FPCI_BAR2	0x38
68 #define AFI_FPCI_BAR3	0x3c
69 #define AFI_FPCI_BAR4	0x40
70 #define AFI_FPCI_BAR5	0x44
72 #define AFI_CACHE_BAR0_SZ	0x48
73 #define AFI_CACHE_BAR0_ST	0x4c
74 #define AFI_CACHE_BAR1_SZ	0x50
75 #define AFI_CACHE_BAR1_ST	0x54
77 #define AFI_MSI_BAR_SZ		0x60
78 #define AFI_MSI_FPCI_BAR_ST	0x64
79 #define AFI_MSI_AXI_BAR_ST	0x68
81 #define AFI_MSI_VEC0		0x6c
82 #define AFI_MSI_VEC1		0x70
83 #define AFI_MSI_VEC2		0x74
84 #define AFI_MSI_VEC3		0x78
85 #define AFI_MSI_VEC4		0x7c
86 #define AFI_MSI_VEC5		0x80
87 #define AFI_MSI_VEC6		0x84
88 #define AFI_MSI_VEC7		0x88
90 #define AFI_MSI_EN_VEC0		0x8c
91 #define AFI_MSI_EN_VEC1		0x90
92 #define AFI_MSI_EN_VEC2		0x94
93 #define AFI_MSI_EN_VEC3		0x98
94 #define AFI_MSI_EN_VEC4		0x9c
95 #define AFI_MSI_EN_VEC5		0xa0
96 #define AFI_MSI_EN_VEC6		0xa4
97 #define AFI_MSI_EN_VEC7		0xa8
99 #define AFI_CONFIGURATION		0xac
100 #define  AFI_CONFIGURATION_EN_FPCI		(1 << 0)
103 #define AFI_FPCI_ERROR_MASKS	0xb0
105 #define AFI_INTR_MASK		0xb4
106 #define  AFI_INTR_MASK_INT_MASK	(1 << 0)
109 #define AFI_INTR_CODE			0xb8
110 #define  AFI_INTR_CODE_MASK		0xf
126 #define AFI_INTR_SIGNATURE	0xbc
127 #define AFI_UPPER_FPCI_ADDRESS	0xc0
128 #define AFI_SM_INTR_ENABLE	0xc4
129 #define  AFI_SM_INTR_INTA_ASSERT	(1 << 0)
138 #define AFI_AFI_INTR_ENABLE		0xc8
139 #define  AFI_INTR_EN_INI_SLVERR		(1 << 0)
149 #define AFI_PCIE_PME		0xf0
151 #define AFI_PCIE_CONFIG					0x0f8
153 #define  AFI_PCIE_CONFIG_PCIE_DISABLE_ALL		0xe
154 #define  AFI_PCIE_CONFIG_SM2TMS0_XBAR_CONFIG_MASK	(0xf << 20)
155 #define  AFI_PCIE_CONFIG_SM2TMS0_XBAR_CONFIG_SINGLE	(0x0 << 20)
156 #define  AFI_PCIE_CONFIG_SM2TMS0_XBAR_CONFIG_420	(0x0 << 20)
157 #define  AFI_PCIE_CONFIG_SM2TMS0_XBAR_CONFIG_X2_X1	(0x0 << 20)
158 #define  AFI_PCIE_CONFIG_SM2TMS0_XBAR_CONFIG_401	(0x0 << 20)
159 #define  AFI_PCIE_CONFIG_SM2TMS0_XBAR_CONFIG_DUAL	(0x1 << 20)
160 #define  AFI_PCIE_CONFIG_SM2TMS0_XBAR_CONFIG_222	(0x1 << 20)
161 #define  AFI_PCIE_CONFIG_SM2TMS0_XBAR_CONFIG_X4_X1	(0x1 << 20)
162 #define  AFI_PCIE_CONFIG_SM2TMS0_XBAR_CONFIG_211	(0x1 << 20)
163 #define  AFI_PCIE_CONFIG_SM2TMS0_XBAR_CONFIG_411	(0x2 << 20)
164 #define  AFI_PCIE_CONFIG_SM2TMS0_XBAR_CONFIG_111	(0x2 << 20)
166 #define  AFI_PCIE_CONFIG_PCIE_CLKREQ_GPIO_ALL		(0x7 << 29)
168 #define AFI_FUSE			0x104
171 #define AFI_PEX0_CTRL			0x110
172 #define AFI_PEX1_CTRL			0x118
173 #define  AFI_PEX_CTRL_RST		(1 << 0)
178 #define AFI_PLLE_CONTROL		0x160
182 #define AFI_PEXBIAS_CTRL_0		0x168
184 #define RP_ECTL_2_R1	0x00000e84
185 #define  RP_ECTL_2_R1_RX_CTLE_1C_MASK		0xffff
187 #define RP_ECTL_4_R1	0x00000e8c
188 #define  RP_ECTL_4_R1_RX_CDR_CTRL_1C_MASK	(0xffff << 16)
191 #define RP_ECTL_5_R1	0x00000e90
192 #define  RP_ECTL_5_R1_RX_EQ_CTRL_L_1C_MASK	0xffffffff
194 #define RP_ECTL_6_R1	0x00000e94
195 #define  RP_ECTL_6_R1_RX_EQ_CTRL_H_1C_MASK	0xffffffff
197 #define RP_ECTL_2_R2	0x00000ea4
198 #define  RP_ECTL_2_R2_RX_CTLE_1C_MASK	0xffff
200 #define RP_ECTL_4_R2	0x00000eac
201 #define  RP_ECTL_4_R2_RX_CDR_CTRL_1C_MASK	(0xffff << 16)
204 #define RP_ECTL_5_R2	0x00000eb0
205 #define  RP_ECTL_5_R2_RX_EQ_CTRL_L_1C_MASK	0xffffffff
207 #define RP_ECTL_6_R2	0x00000eb4
208 #define  RP_ECTL_6_R2_RX_EQ_CTRL_H_1C_MASK	0xffffffff
210 #define RP_VEND_XP	0x00000f00
214 #define  RP_VEND_XP_UPDATE_FC_THRESHOLD_MASK	(0xff << 18)
216 #define RP_VEND_CTL0	0x00000f44
217 #define  RP_VEND_CTL0_DSK_RST_PULSE_WIDTH_MASK	(0xf << 12)
218 #define  RP_VEND_CTL0_DSK_RST_PULSE_WIDTH	(0x9 << 12)
220 #define RP_VEND_CTL1	0x00000f48
223 #define RP_VEND_XP_BIST	0x00000f4c
226 #define RP_VEND_CTL2 0x00000fa8
229 #define RP_PRIV_MISC	0x00000fe0
230 #define  RP_PRIV_MISC_PRSNT_MAP_EP_PRSNT		(0xe << 0)
231 #define  RP_PRIV_MISC_PRSNT_MAP_EP_ABSNT		(0xf << 0)
232 #define  RP_PRIV_MISC_CTLR_CLK_CLAMP_THRESHOLD_MASK	(0x7f << 16)
233 #define  RP_PRIV_MISC_CTLR_CLK_CLAMP_THRESHOLD		(0xf << 16)
235 #define  RP_PRIV_MISC_TMS_CLK_CLAMP_THRESHOLD_MASK	(0x7f << 24)
236 #define  RP_PRIV_MISC_TMS_CLK_CLAMP_THRESHOLD		(0xf << 24)
239 #define RP_LINK_CONTROL_STATUS			0x00000090
240 #define  RP_LINK_CONTROL_STATUS_DL_LINK_ACTIVE	0x20000000
241 #define  RP_LINK_CONTROL_STATUS_LINKSTAT_MASK	0x3fff0000
243 #define RP_LINK_CONTROL_STATUS_2		0x000000b0
245 #define PADS_CTL_SEL		0x0000009c
247 #define PADS_CTL		0x000000a0
248 #define  PADS_CTL_IDDQ_1L	(1 << 0)
252 #define PADS_PLL_CTL_TEGRA20			0x000000b8
253 #define PADS_PLL_CTL_TEGRA30			0x000000b4
256 #define  PADS_PLL_CTL_REFCLK_MASK		(0x3 << 16)
257 #define  PADS_PLL_CTL_REFCLK_INTERNAL_CML	(0 << 16)
260 #define  PADS_PLL_CTL_TXCLKREF_MASK		(0x1 << 20)
261 #define  PADS_PLL_CTL_TXCLKREF_DIV10		(0 << 20)
265 #define PADS_REFCLK_CFG0			0x000000c8
266 #define PADS_REFCLK_CFG1			0x000000cc
267 #define PADS_REFCLK_BIAS			0x000000d0
425  *    [ 7: 0] register number
440 	return ((where & 0xf00) << 16) | (bus << 16) | (PCI_SLOT(devfn) << 11) |  in tegra_pcie_conf_offset()
441 	       (PCI_FUNC(devfn) << 8) | (where & 0xff);  in tegra_pcie_conf_offset()
451 	if (bus->number == 0) {  in tegra_pcie_map_bus()
468 		base = 0xfe100000 + ((offset & ~(SZ_4K - 1)) >> 8);  in tegra_pcie_map_bus()
481 	if (bus->number == 0)  in tegra_pcie_config_read()
491 	if (bus->number == 0)  in tegra_pcie_config_write()
507 	unsigned long ret = 0;  in tegra_pcie_port_get_pex_ctrl()
510 	case 0:  in tegra_pcie_port_get_pex_ctrl()
543 		gpiod_set_value(port->reset_gpio, 0);  in tegra_pcie_port_reset()
644 	 * instability in deskew logic on lane-0. Increase the deskew  in tegra_pcie_apply_sw_fixup()
750 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA, 0x0bf0, tegra_pcie_fixup_class);
751 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA, 0x0bf1, tegra_pcie_fixup_class);
752 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA, 0x0e1c, tegra_pcie_fixup_class);
753 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA, 0x0e1d, tegra_pcie_fixup_class);
760 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, 0x0bf0, tegra_pcie_relax_enable);
761 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, 0x0bf1, tegra_pcie_relax_enable);
762 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, 0x0e1c, tegra_pcie_relax_enable);
763 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, 0x0e1d, tegra_pcie_relax_enable);
804 	afi_writel(pcie, 0, AFI_INTR_CODE);  in tegra_pcie_isr()
810 		code = 0;  in tegra_pcie_isr()
823 		u32 fpci = afi_readl(pcie, AFI_UPPER_FPCI_ADDRESS) & 0xff;  in tegra_pcie_isr()
824 		u64 address = (u64)fpci << 32 | (signature & 0xfffffffc);  in tegra_pcie_isr()
837  * - 0xfdfc000000: I/O space
838  * - 0xfdfe000000: type 0 configuration space
839  * - 0xfdff000000: type 1 configuration space
840  * - 0xfe00000000: type 0 extended configuration space
841  * - 0xfe10000000: type 1 extended configuration space
849 	/* Bar 0: type 1 extended configuration space */  in tegra_pcie_setup_translations()
863 			fpci_bar = 0xfdfc0000;  in tegra_pcie_setup_translations()
870 			fpci_bar = (((res->start >> 12) & 0x0fffffff) << 4) | 0x1;  in tegra_pcie_setup_translations()
890 	afi_writel(pcie, 0, AFI_AXI_BAR4_START);  in tegra_pcie_setup_translations()
891 	afi_writel(pcie, 0, AFI_AXI_BAR4_SZ);  in tegra_pcie_setup_translations()
892 	afi_writel(pcie, 0, AFI_FPCI_BAR4);  in tegra_pcie_setup_translations()
894 	afi_writel(pcie, 0, AFI_AXI_BAR5_START);  in tegra_pcie_setup_translations()
895 	afi_writel(pcie, 0, AFI_AXI_BAR5_SZ);  in tegra_pcie_setup_translations()
896 	afi_writel(pcie, 0, AFI_FPCI_BAR5);  in tegra_pcie_setup_translations()
900 		afi_writel(pcie, 0, AFI_CACHE_BAR0_ST);  in tegra_pcie_setup_translations()
901 		afi_writel(pcie, 0, AFI_CACHE_BAR0_SZ);  in tegra_pcie_setup_translations()
902 		afi_writel(pcie, 0, AFI_CACHE_BAR1_ST);  in tegra_pcie_setup_translations()
903 		afi_writel(pcie, 0, AFI_CACHE_BAR1_SZ);  in tegra_pcie_setup_translations()
907 	afi_writel(pcie, 0, AFI_MSI_FPCI_BAR_ST);  in tegra_pcie_setup_translations()
908 	afi_writel(pcie, 0, AFI_MSI_BAR_SZ);  in tegra_pcie_setup_translations()
909 	afi_writel(pcie, 0, AFI_MSI_AXI_BAR_ST);  in tegra_pcie_setup_translations()
910 	afi_writel(pcie, 0, AFI_MSI_BAR_SZ);  in tegra_pcie_setup_translations()
923 			return 0;  in tegra_pcie_pll_wait()
937 	pads_writel(pcie, 0x0, PADS_CTL_SEL);  in tegra_pcie_phy_enable()
967 	if (err < 0) {  in tegra_pcie_phy_enable()
982 	return 0;  in tegra_pcie_phy_enable()
1007 	return 0;  in tegra_pcie_phy_disable()
1016 	for (i = 0; i < port->lanes; i++) {  in tegra_pcie_port_phy_power_on()
1018 		if (err < 0) {  in tegra_pcie_port_phy_power_on()
1024 	return 0;  in tegra_pcie_port_phy_power_on()
1033 	for (i = 0; i < port->lanes; i++) {  in tegra_pcie_port_phy_power_off()
1035 		if (err < 0) {  in tegra_pcie_port_phy_power_off()
1042 	return 0;  in tegra_pcie_port_phy_power_off()
1057 		if (err < 0)  in tegra_pcie_phy_power_on()
1065 		if (err < 0) {  in tegra_pcie_phy_power_on()
1073 	return 0;  in tegra_pcie_phy_power_on()
1088 		if (err < 0)  in tegra_pcie_phy_power_off()
1096 		if (err < 0) {  in tegra_pcie_phy_power_off()
1104 	return 0;  in tegra_pcie_phy_power_off()
1123 		afi_writel(pcie, 0, AFI_PEXBIAS_CTRL_0);  in tegra_pcie_enable_controller()
1162 	afi_writel(pcie, 0xffffffff, AFI_SM_INTR_ENABLE);  in tegra_pcie_enable_controller()
1168 	afi_writel(pcie, 0, AFI_FPCI_ERROR_MASKS);  in tegra_pcie_enable_controller()
1188 	if (err < 0)  in tegra_pcie_power_off()
1207 	if (err < 0)  in tegra_pcie_power_on()
1224 	if (err < 0) {  in tegra_pcie_power_on()
1231 		if (err < 0) {  in tegra_pcie_power_on()
1238 	if (err < 0) {  in tegra_pcie_power_on()
1245 	return 0;  in tegra_pcie_power_on()
1295 	return 0;  in tegra_pcie_clocks_get()
1314 	return 0;  in tegra_pcie_resets_get()
1330 	if (err < 0) {  in tegra_pcie_phys_get_legacy()
1337 	return 0;  in tegra_pcie_phys_get_legacy()
1372 	for (i = 0; i < port->lanes; i++) {  in tegra_pcie_port_get_phys()
1381 		if (err < 0) {  in tegra_pcie_port_get_phys()
1390 	return 0;  in tegra_pcie_port_get_phys()
1405 		if (err < 0)  in tegra_pcie_phys_get()
1409 	return 0;  in tegra_pcie_phys_get()
1420 		if (err < 0)  in tegra_pcie_phys_put()
1426 		for (i = 0; i < port->lanes; i++) {  in tegra_pcie_phys_put()
1428 			if (err < 0)  in tegra_pcie_phys_put()
1458 		if (err < 0) {  in tegra_pcie_get_resources()
1496 	if (err < 0)  in tegra_pcie_get_resources()
1507 	return 0;  in tegra_pcie_get_resources()
1519 	if (pcie->irq > 0)  in tegra_pcie_put_resources()
1525 	return 0;  in tegra_pcie_put_resources()
1537 	val |= (0x1 << soc->ports[port->index].pme.turnoff_bit);  in tegra_pcie_pme_turnoff()
1542 				 val & (0x1 << ack_bit), 1, PME_ACK_TIMEOUT);  in tegra_pcie_pme_turnoff()
1550 	val &= ~(0x1 << soc->ports[port->index].pme.turnoff_bit);  in tegra_pcie_pme_turnoff()
1590 	unsigned int i, processed = 0;  in tegra_pcie_msi_irq()
1592 	for (i = 0; i < 8; i++) {  in tegra_pcie_msi_irq()
1624 	return processed > 0 ? IRQ_HANDLED : IRQ_NONE;  in tegra_pcie_msi_irq()
1636 	if (hwirq < 0)  in tegra_msi_setup_irq()
1653 	return 0;  in tegra_msi_setup_irq()
1683 	return 0;  in tegra_msi_map()
1712 	if (err < 0)  in tegra_pcie_msi_setup()
1719 	if (err < 0) {  in tegra_pcie_msi_setup()
1730 	if (err < 0) {  in tegra_pcie_msi_setup()
1745 	return 0;  in tegra_pcie_msi_setup()
1766 	afi_writel(pcie, 0xffffffff, AFI_MSI_EN_VEC0);  in tegra_pcie_enable_msi()
1767 	afi_writel(pcie, 0xffffffff, AFI_MSI_EN_VEC1);  in tegra_pcie_enable_msi()
1768 	afi_writel(pcie, 0xffffffff, AFI_MSI_EN_VEC2);  in tegra_pcie_enable_msi()
1769 	afi_writel(pcie, 0xffffffff, AFI_MSI_EN_VEC3);  in tegra_pcie_enable_msi()
1770 	afi_writel(pcie, 0xffffffff, AFI_MSI_EN_VEC4);  in tegra_pcie_enable_msi()
1771 	afi_writel(pcie, 0xffffffff, AFI_MSI_EN_VEC5);  in tegra_pcie_enable_msi()
1772 	afi_writel(pcie, 0xffffffff, AFI_MSI_EN_VEC6);  in tegra_pcie_enable_msi()
1773 	afi_writel(pcie, 0xffffffff, AFI_MSI_EN_VEC7);  in tegra_pcie_enable_msi()
1789 	if (msi->irq > 0)  in tegra_pcie_msi_teardown()
1792 	for (i = 0; i < INT_PCI_MSI_NR; i++) {  in tegra_pcie_msi_teardown()
1794 		if (irq > 0)  in tegra_pcie_msi_teardown()
1811 	afi_writel(pcie, 0, AFI_MSI_EN_VEC0);  in tegra_pcie_disable_msi()
1812 	afi_writel(pcie, 0, AFI_MSI_EN_VEC1);  in tegra_pcie_disable_msi()
1813 	afi_writel(pcie, 0, AFI_MSI_EN_VEC2);  in tegra_pcie_disable_msi()
1814 	afi_writel(pcie, 0, AFI_MSI_EN_VEC3);  in tegra_pcie_disable_msi()
1815 	afi_writel(pcie, 0, AFI_MSI_EN_VEC4);  in tegra_pcie_disable_msi()
1816 	afi_writel(pcie, 0, AFI_MSI_EN_VEC5);  in tegra_pcie_disable_msi()
1817 	afi_writel(pcie, 0, AFI_MSI_EN_VEC6);  in tegra_pcie_disable_msi()
1818 	afi_writel(pcie, 0, AFI_MSI_EN_VEC7);  in tegra_pcie_disable_msi()
1820 	return 0;  in tegra_pcie_disable_msi()
1840 		case 0x010004:  in tegra_pcie_get_xbar_config()
1843 			return 0;  in tegra_pcie_get_xbar_config()
1845 		case 0x010102:  in tegra_pcie_get_xbar_config()
1848 			return 0;  in tegra_pcie_get_xbar_config()
1850 		case 0x010101:  in tegra_pcie_get_xbar_config()
1853 			return 0;  in tegra_pcie_get_xbar_config()
1860 			return 0;  in tegra_pcie_get_xbar_config()
1865 		case 0x0000104:  in tegra_pcie_get_xbar_config()
1868 			return 0;  in tegra_pcie_get_xbar_config()
1870 		case 0x0000102:  in tegra_pcie_get_xbar_config()
1873 			return 0;  in tegra_pcie_get_xbar_config()
1877 		case 0x00000204:  in tegra_pcie_get_xbar_config()
1880 			return 0;  in tegra_pcie_get_xbar_config()
1882 		case 0x00020202:  in tegra_pcie_get_xbar_config()
1885 			return 0;  in tegra_pcie_get_xbar_config()
1887 		case 0x00010104:  in tegra_pcie_get_xbar_config()
1890 			return 0;  in tegra_pcie_get_xbar_config()
1894 		case 0x00000004:  in tegra_pcie_get_xbar_config()
1897 			return 0;  in tegra_pcie_get_xbar_config()
1899 		case 0x00000202:  in tegra_pcie_get_xbar_config()
1902 			return 0;  in tegra_pcie_get_xbar_config()
1921 	for (i = 0; i < num_supplies; i++) {  in of_regulator_bulk_available()
1948 	if (pcie->num_supplies == 0) {  in tegra_pcie_get_legacy_regulators()
1959 	pcie->supplies[0].supply = "pex-clk";  in tegra_pcie_get_legacy_regulators()
1981 	unsigned int i = 0;  in tegra_pcie_get_regulators()
2024 		/* VDD_PEXA and AVDD_PEXA supply lanes 0 to 3 */  in tegra_pcie_get_regulators()
2025 		if (lane_mask & 0x0f)  in tegra_pcie_get_regulators()
2029 		if (lane_mask & 0x30)  in tegra_pcie_get_regulators()
2032 		pcie->num_supplies = 4 + (need_pexa ? 2 : 0) +  in tegra_pcie_get_regulators()
2033 					 (need_pexb ? 2 : 0);  in tegra_pcie_get_regulators()
2064 		pcie->supplies[0].supply = "avdd-pex";  in tegra_pcie_get_regulators()
2084 	pcie->num_supplies = 0;  in tegra_pcie_get_regulators()
2094 	u32 lanes = 0, mask = 0;  in tegra_pcie_parse_dt()
2095 	unsigned int lane = 0;  in tegra_pcie_parse_dt()
2106 		if (err < 0) {  in tegra_pcie_parse_dt()
2122 		if (err < 0) {  in tegra_pcie_parse_dt()
2150 		err = of_address_to_resource(port, 0, &rp->regs);  in tegra_pcie_parse_dt()
2151 		if (err < 0) {  in tegra_pcie_parse_dt()
2178 							     "reset-gpios", 0,  in tegra_pcie_parse_dt()
2195 	if (err < 0) {  in tegra_pcie_parse_dt()
2201 	if (err < 0)  in tegra_pcie_parse_dt()
2204 	return 0;  in tegra_pcie_parse_dt()
2291 			if ((value & PCI_EXP_LNKSTA_LT) == 0)  in tegra_pcie_change_link_speed()
2310 			if ((value & PCI_EXP_LNKSTA_LT) == 0)  in tegra_pcie_change_link_speed()
2362 	{ .pme.turnoff_bit = 0, .pme.ack_bit =  5 },
2369 	.msi_base_shift = 0,
2372 	.pads_refclk_cfg0 = 0xfa5cfa5c,
2388 	{ .pme.turnoff_bit =  0, .pme.ack_bit =  5 },
2397 	.afi_pex2_ctrl = 0x128,
2400 	.pads_refclk_cfg0 = 0xfa5cfa5c,
2401 	.pads_refclk_cfg1 = 0xfa5cfa5c,
2422 	.pads_refclk_cfg0 = 0x44ac44ac,
2443 	.pads_refclk_cfg0 = 0x90b890b8,
2445 	.update_fc_threshold = 0x01800000,
2459 			.rp_ectl_2_r1 = 0x0000000f,
2460 			.rp_ectl_4_r1 = 0x00000067,
2461 			.rp_ectl_5_r1 = 0x55010000,
2462 			.rp_ectl_6_r1 = 0x00000001,
2463 			.rp_ectl_2_r2 = 0x0000008f,
2464 			.rp_ectl_4_r2 = 0x000000c7,
2465 			.rp_ectl_5_r2 = 0x55010000,
2466 			.rp_ectl_6_r2 = 0x00000001,
2473 	{ .pme.turnoff_bit =  0, .pme.ack_bit =  5 },
2482 	.afi_pex2_ctrl = 0x19c,
2485 	.pads_refclk_cfg0 = 0x80b880b8,
2486 	.pads_refclk_cfg1 = 0x000480b8,
2564 	return 0;  in tegra_pcie_ports_seq_show()
2610 	if (err < 0)  in tegra_pcie_probe()
2614 	if (err < 0) {  in tegra_pcie_probe()
2620 	if (err < 0) {  in tegra_pcie_probe()
2627 	if (err < 0) {  in tegra_pcie_probe()
2636 	if (err < 0) {  in tegra_pcie_probe()
2644 	return 0;  in tegra_pcie_probe()
2677 	return 0;  in tegra_pcie_remove()
2699 		if (err < 0)  in tegra_pcie_pm_suspend()
2712 	return 0;  in tegra_pcie_pm_suspend()
2727 	if (err < 0) {  in tegra_pcie_pm_resume()
2748 		if (err < 0) {  in tegra_pcie_pm_resume()
2757 	return 0;  in tegra_pcie_pm_resume()