97 #define  SATA_MEM_RESET_RD(src)		(((src) & 0x00000020) >> 5)  argument
106 #define  REGSPEC_CFG_I_TX_WORDMODE0_SET(dst, src) \  argument
107 		(((dst) & ~0x00070000) | (((u32) (src) << 16) & 0x00070000))
108 #define  REGSPEC_CFG_I_RX_WORDMODE0_SET(dst, src) \  argument
109 		(((dst) & ~0x00e00000) | (((u32) (src) << 21) & 0x00e00000))
111 #define  REGSPEC_CFG_I_CUSTOMER_PIN_MODE0_SET(dst, src) \  argument
112 		(((dst) & ~0x00007fff) | (((u32) (src)) & 0x00007fff))
114 #define  CFG_I_SPD_SEL_CDR_OVR1_SET(dst, src) \  argument
115 		(((dst) & ~0x0000000f) | (((u32) (src)) & 0x0000000f))
121 #define  CFG_IND_ADDR_SET(dst, src) \  argument
122 		(((dst) & ~0x003ffff0) | (((u32) (src) << 4) & 0x003ffff0))
126 #define  I_RESET_B_SET(dst, src) \  argument
127 		(((dst) & ~0x00000001) | (((u32) (src)) & 0x00000001))
128 #define  I_PLL_FBDIV_SET(dst, src) \  argument
129 		(((dst) & ~0x001ff000) | (((u32) (src) << 12) & 0x001ff000))
130 #define  I_CUSTOMEROV_SET(dst, src) \  argument
131 		(((dst) & ~0x00000f80) | (((u32) (src) << 7) & 0x00000f80))
132 #define  O_PLL_LOCK_RD(src)		(((src) & 0x40000000) >> 30)  argument
133 #define  O_PLL_READY_RD(src)		(((src) & 0x80000000) >> 31)  argument
138 #define  CMU_REG0_PLL_REF_SEL_SET(dst, src)	\  argument
139 		(((dst) & ~0x00002000) | (((u32) (src) << 13) & 0x00002000))
141 #define  CMU_REG0_CAL_COUNT_RESOL_SET(dst, src) \  argument
142 		(((dst) & ~0x000000e0) | (((u32) (src) << 5) & 0x000000e0))
144 #define  CMU_REG1_PLL_CP_SET(dst, src) \  argument
145 		(((dst) & ~0x00003c00) | (((u32) (src) << 10) & 0x00003c00))
146 #define  CMU_REG1_PLL_MANUALCAL_SET(dst, src) \  argument
147 		(((dst) & ~0x00000008) | (((u32) (src) << 3) & 0x00000008))
148 #define  CMU_REG1_PLL_CP_SEL_SET(dst, src) \  argument
149 		(((dst) & ~0x000003e0) | (((u32) (src) << 5) & 0x000003e0))
151 #define  CMU_REG1_REFCLK_CMOS_SEL_SET(dst, src)	\  argument
152 		(((dst) & ~0x00000001) | (((u32) (src) << 0) & 0x00000001))
154 #define  CMU_REG2_PLL_REFDIV_SET(dst, src) \  argument
155 		(((dst) & ~0x0000c000) | (((u32) (src) << 14) & 0x0000c000))
156 #define  CMU_REG2_PLL_LFRES_SET(dst, src) \  argument
157 		(((dst) & ~0x0000001e) | (((u32) (src) << 1) & 0x0000001e))
158 #define  CMU_REG2_PLL_FBDIV_SET(dst, src) \  argument
159 		(((dst) & ~0x00003fe0) | (((u32) (src) << 5) & 0x00003fe0))
161 #define  CMU_REG3_VCOVARSEL_SET(dst, src) \  argument
162 		(((dst) & ~0x0000000f) | (((u32) (src) << 0) & 0x0000000f))
163 #define  CMU_REG3_VCO_MOMSEL_INIT_SET(dst, src) \  argument
164 		(((dst) & ~0x000003f0) | (((u32) (src) << 4) & 0x000003f0))
165 #define  CMU_REG3_VCO_MANMOMSEL_SET(dst, src) \  argument
166 		(((dst) & ~0x0000fc00) | (((u32) (src) << 10) & 0x0000fc00))
169 #define  CMU_REG5_PLL_LFSMCAP_SET(dst, src) \  argument
170 		(((dst) & ~0x0000c000) | (((u32) (src) << 14) & 0x0000c000))
171 #define  CMU_REG5_PLL_LOCK_RESOLUTION_SET(dst, src) \  argument
172 		(((dst) & ~0x0000000e) | (((u32) (src) << 1) & 0x0000000e))
173 #define  CMU_REG5_PLL_LFCAP_SET(dst, src) \  argument
174 		(((dst) & ~0x00003000) | (((u32) (src) << 12) & 0x00003000))
177 #define  CMU_REG6_PLL_VREGTRIM_SET(dst, src) \  argument
178 		(((dst) & ~0x00000600) | (((u32) (src) << 9) & 0x00000600))
179 #define  CMU_REG6_MAN_PVT_CAL_SET(dst, src) \  argument
180 		(((dst) & ~0x00000004) | (((u32) (src) << 2) & 0x00000004))
182 #define  CMU_REG7_PLL_CALIB_DONE_RD(src) ((0x00004000 & (u32) (src)) >> 14)  argument
183 #define  CMU_REG7_VCO_CAL_FAIL_RD(src)	((0x00000c00 & (u32) (src)) >> 10)  argument
194 #define  CMU_REG9_TX_WORD_MODE_CH1_SET(dst, src) \  argument
195 		(((dst) & ~0x00000380) | (((u32) (src) << 7) & 0x00000380))
196 #define  CMU_REG9_TX_WORD_MODE_CH0_SET(dst, src) \  argument
197 		(((dst) & ~0x00000070) | (((u32) (src) << 4) & 0x00000070))
198 #define  CMU_REG9_PLL_POST_DIVBY2_SET(dst, src) \  argument
199 		(((dst) & ~0x00000008) | (((u32) (src) << 3) & 0x00000008))
200 #define  CMU_REG9_VBG_BYPASSB_SET(dst, src) \  argument
201 		(((dst) & ~0x00000004) | (((u32) (src) << 2) & 0x00000004))
202 #define  CMU_REG9_IGEN_BYPASS_SET(dst, src) \  argument
203 		(((dst) & ~0x00000002) | (((u32) (src) << 1) & 0x00000002))
205 #define  CMU_REG10_VREG_REFSEL_SET(dst, src) \  argument
206 		(((dst) & ~0x00000001) | (((u32) (src) << 0) & 0x00000001))
209 #define  CMU_REG12_STATE_DELAY9_SET(dst, src) \  argument
210 		(((dst) & ~0x000000f0) | (((u32) (src) << 4) & 0x000000f0))
217 #define  CMU_REG16_VCOCAL_WAIT_BTW_CODE_SET(dst, src) \  argument
218 		(((dst) & ~0x0000001c) | (((u32) (src) << 2) & 0x0000001c))
219 #define  CMU_REG16_CALIBRATION_DONE_OVERRIDE_SET(dst, src) \  argument
220 		(((dst) & ~0x00000040) | (((u32) (src) << 6) & 0x00000040))
221 #define  CMU_REG16_BYPASS_PLL_LOCK_SET(dst, src) \  argument
222 		(((dst) & ~0x00000020) | (((u32) (src) << 5) & 0x00000020))
224 #define  CMU_REG17_PVT_CODE_R2A_SET(dst, src) \  argument
225 		(((dst) & ~0x00007f00) | (((u32) (src) << 8) & 0x00007f00))
226 #define  CMU_REG17_RESERVED_7_SET(dst, src) \  argument
227 		(((dst) & ~0x000000e0) | (((u32) (src) << 5) & 0x000000e0))
238 #define  CMU_REG26_FORCE_PLL_LOCK_SET(dst, src) \  argument
239 		(((dst) & ~0x00000001) | (((u32) (src) << 0) & 0x00000001))
244 #define  CMU_REG30_LOCK_COUNT_SET(dst, src) \  argument
245 		(((dst) & ~0x00000006) | (((u32) (src) << 1) & 0x00000006))
246 #define  CMU_REG30_PCIE_MODE_SET(dst, src) \  argument
247 		(((dst) & ~0x00000008) | (((u32) (src) << 3) & 0x00000008))
251 #define  CMU_REG32_PVT_CAL_WAIT_SEL_SET(dst, src) \  argument
252 		(((dst) & ~0x00000006) | (((u32) (src) << 1) & 0x00000006))
253 #define  CMU_REG32_IREF_ADJ_SET(dst, src) \  argument
254 		(((dst) & ~0x00000180) | (((u32) (src) << 7) & 0x00000180))
257 #define  CMU_REG34_VCO_CAL_VTH_LO_MAX_SET(dst, src) \  argument
258 		(((dst) & ~0x0000000f) | (((u32) (src) << 0) & 0x0000000f))
259 #define  CMU_REG34_VCO_CAL_VTH_HI_MAX_SET(dst, src) \  argument
260 		(((dst) & ~0x00000f00) | (((u32) (src) << 8) & 0x00000f00))
261 #define  CMU_REG34_VCO_CAL_VTH_LO_MIN_SET(dst, src) \  argument
262 		(((dst) & ~0x000000f0) | (((u32) (src) << 4) & 0x000000f0))
263 #define  CMU_REG34_VCO_CAL_VTH_HI_MIN_SET(dst, src) \  argument
264 		(((dst) & ~0x0000f000) | (((u32) (src) << 12) & 0x0000f000))
266 #define  CMU_REG35_PLL_SSC_MOD_SET(dst, src) \  argument
267 		(((dst) & ~0x0000fe00) | (((u32) (src) << 9) & 0x0000fe00))
269 #define  CMU_REG36_PLL_SSC_EN_SET(dst, src) \  argument
270 		(((dst) & ~0x00000010) | (((u32) (src) << 4) & 0x00000010))
271 #define  CMU_REG36_PLL_SSC_VSTEP_SET(dst, src) \  argument
272 		(((dst) & ~0x0000ffc0) | (((u32) (src) << 6) & 0x0000ffc0))
273 #define  CMU_REG36_PLL_SSC_DSMSEL_SET(dst, src) \  argument
274 		(((dst) & ~0x00000020) | (((u32) (src) << 5) & 0x00000020))
281 #define  RXTX_REG0_CTLE_EQ_HR_SET(dst, src) \  argument
282 		(((dst) & ~0x0000f800) | (((u32) (src) << 11) & 0x0000f800))
283 #define  RXTX_REG0_CTLE_EQ_QR_SET(dst, src) \  argument
284 		(((dst) & ~0x000007c0) | (((u32) (src) << 6) & 0x000007c0))
285 #define  RXTX_REG0_CTLE_EQ_FR_SET(dst, src) \  argument
286 		(((dst) & ~0x0000003e) | (((u32) (src) << 1) & 0x0000003e))
288 #define  RXTX_REG1_RXACVCM_SET(dst, src) \  argument
289 		(((dst) & ~0x0000f000) | (((u32) (src) << 12) & 0x0000f000))
290 #define  RXTX_REG1_CTLE_EQ_SET(dst, src) \  argument
291 		(((dst) & ~0x00000f80) | (((u32) (src) << 7) & 0x00000f80))
292 #define  RXTX_REG1_RXVREG1_SET(dst, src) \  argument
293 		(((dst) & ~0x00000060) | (((u32) (src) << 5) & 0x00000060))
294 #define  RXTX_REG1_RXIREF_ADJ_SET(dst, src) \  argument
295 		(((dst) & ~0x00000006) | (((u32) (src) << 1) &  0x00000006))
297 #define  RXTX_REG2_VTT_ENA_SET(dst, src) \  argument
298 		(((dst) & ~0x00000100) | (((u32) (src) << 8) & 0x00000100))
299 #define  RXTX_REG2_TX_FIFO_ENA_SET(dst, src) \  argument
300 		(((dst) & ~0x00000020) | (((u32) (src) << 5) & 0x00000020))
301 #define  RXTX_REG2_VTT_SEL_SET(dst, src) \  argument
302 		(((dst) & ~0x000000c0) | (((u32) (src) << 6) & 0x000000c0))
305 #define  RXTX_REG4_TX_DATA_RATE_SET(dst, src) \  argument
306 		(((dst) & ~0x0000c000) | (((u32) (src) << 14) & 0x0000c000))
307 #define  RXTX_REG4_TX_WORD_MODE_SET(dst, src) \  argument
308 		(((dst) & ~0x00003800) | (((u32) (src) << 11) & 0x00003800))
310 #define  RXTX_REG5_TX_CN1_SET(dst, src) \  argument
311 		(((dst) & ~0x0000f800) | (((u32) (src) << 11) & 0x0000f800))
312 #define  RXTX_REG5_TX_CP1_SET(dst, src) \  argument
313 		(((dst) & ~0x000007e0) | (((u32) (src) << 5) & 0x000007e0))
314 #define  RXTX_REG5_TX_CN2_SET(dst, src) \  argument
315 		(((dst) & ~0x0000001f) | (((u32) (src) << 0) & 0x0000001f))
317 #define  RXTX_REG6_TXAMP_CNTL_SET(dst, src) \  argument
318 		(((dst) & ~0x00000780) | (((u32) (src) << 7) & 0x00000780))
319 #define  RXTX_REG6_TXAMP_ENA_SET(dst, src) \  argument
320 		(((dst) & ~0x00000040) | (((u32) (src) << 6) & 0x00000040))
321 #define  RXTX_REG6_RX_BIST_ERRCNT_RD_SET(dst, src) \  argument
322 		(((dst) & ~0x00000001) | (((u32) (src) << 0) & 0x00000001))
323 #define  RXTX_REG6_TX_IDLE_SET(dst, src) \  argument
324 		(((dst) & ~0x00000008) | (((u32) (src) << 3) & 0x00000008))
325 #define  RXTX_REG6_RX_BIST_RESYNC_SET(dst, src) \  argument
326 		(((dst) & ~0x00000002) | (((u32) (src) << 1) & 0x00000002))
330 #define  RXTX_REG7_BIST_ENA_RX_SET(dst, src) \  argument
331 		(((dst) & ~0x00000040) | (((u32) (src) << 6) & 0x00000040))
332 #define  RXTX_REG7_RX_WORD_MODE_SET(dst, src) \  argument
333 		(((dst) & ~0x00003800) | (((u32) (src) << 11) & 0x00003800))
335 #define  RXTX_REG8_CDR_LOOP_ENA_SET(dst, src) \  argument
336 		(((dst) & ~0x00004000) | (((u32) (src) << 14) & 0x00004000))
337 #define  RXTX_REG8_CDR_BYPASS_RXLOS_SET(dst, src) \  argument
338 		(((dst) & ~0x00000800) | (((u32) (src) << 11) & 0x00000800))
339 #define  RXTX_REG8_SSC_ENABLE_SET(dst, src) \  argument
340 		(((dst) & ~0x00000200) | (((u32) (src) << 9) & 0x00000200))
341 #define  RXTX_REG8_SD_VREF_SET(dst, src) \  argument
342 		(((dst) & ~0x000000f0) | (((u32) (src) << 4) & 0x000000f0))
343 #define  RXTX_REG8_SD_DISABLE_SET(dst, src) \  argument
344 		(((dst) & ~0x00000100) | (((u32) (src) << 8) & 0x00000100))
346 #define  RXTX_REG7_RESETB_RXD_SET(dst, src) \  argument
347 		(((dst) & ~0x00000100) | (((u32) (src) << 8) & 0x00000100))
348 #define  RXTX_REG7_RESETB_RXA_SET(dst, src) \  argument
349 		(((dst) & ~0x00000080) | (((u32) (src) << 7) & 0x00000080))
351 #define  RXTX_REG7_LOOP_BACK_ENA_CTLE_SET(dst, src) \  argument
352 		(((dst) & ~0x00004000) | (((u32) (src) << 14) & 0x00004000))
354 #define  RXTX_REG11_PHASE_ADJUST_LIMIT_SET(dst, src) \  argument
355 		(((dst) & ~0x0000f800) | (((u32) (src) << 11) & 0x0000f800))
357 #define  RXTX_REG12_LATCH_OFF_ENA_SET(dst, src) \  argument
358 		(((dst) & ~0x00002000) | (((u32) (src) << 13) & 0x00002000))
359 #define  RXTX_REG12_SUMOS_ENABLE_SET(dst, src) \  argument
360 		(((dst) & ~0x00000004) | (((u32) (src) << 2) & 0x00000004))
362 #define  RXTX_REG12_RX_DET_TERM_ENABLE_SET(dst, src) \  argument
363 		(((dst) & ~0x00000002) | (((u32) (src) << 1) & 0x00000002))
366 #define  RXTX_REG14_CLTE_LATCAL_MAN_PROG_SET(dst, src) \  argument
367 		(((dst) & ~0x0000003f) | (((u32) (src) << 0) & 0x0000003f))
368 #define  RXTX_REG14_CTLE_LATCAL_MAN_ENA_SET(dst, src) \  argument
369 		(((dst) & ~0x00000040) | (((u32) (src) << 6) & 0x00000040))
371 #define  RXTX_REG26_PERIOD_ERROR_LATCH_SET(dst, src) \  argument
372 		(((dst) & ~0x00003800) | (((u32) (src) << 11) & 0x00003800))
373 #define  RXTX_REG26_BLWC_ENA_SET(dst, src) \  argument
374 		(((dst) & ~0x00000008) | (((u32) (src) << 3) & 0x00000008))
376 #define  RXTX_REG21_DO_LATCH_CALOUT_RD(src) ((0x0000fc00 & (u32) (src)) >> 10)  argument
377 #define  RXTX_REG21_XO_LATCH_CALOUT_RD(src) ((0x000003f0 & (u32) (src)) >> 4)  argument
378 #define  RXTX_REG21_LATCH_CAL_FAIL_ODD_RD(src)	((0x0000000f & (u32)(src)))  argument
380 #define  RXTX_REG22_SO_LATCH_CALOUT_RD(src) ((0x000003f0 & (u32) (src)) >> 4)  argument
381 #define  RXTX_REG22_EO_LATCH_CALOUT_RD(src) ((0x0000fc00 & (u32) (src)) >> 10)  argument
382 #define  RXTX_REG22_LATCH_CAL_FAIL_EVEN_RD(src)	((0x0000000f & (u32)(src)))  argument
384 #define  RXTX_REG23_DE_LATCH_CALOUT_RD(src) ((0x0000fc00 & (u32) (src)) >> 10)  argument
385 #define  RXTX_REG23_XE_LATCH_CALOUT_RD(src) ((0x000003f0 & (u32) (src)) >> 4)  argument
387 #define  RXTX_REG24_EE_LATCH_CALOUT_RD(src) ((0x0000fc00 & (u32) (src)) >> 10)  argument
388 #define  RXTX_REG24_SE_LATCH_CALOUT_RD(src) ((0x000003f0 & (u32) (src)) >> 4)  argument
393 #define  RXTX_REG38_CUSTOMER_PINMODE_INV_SET(dst, src) \  argument
394 		(((dst) & 0x0000fffe) | (((u32) (src) << 1) & 0x0000fffe))
413 #define  RXTX_REG61_ISCAN_INBERT_SET(dst, src) \  argument
414 		(((dst) & ~0x00000010) | (((u32) (src) << 4) & 0x00000010))
415 #define  RXTX_REG61_LOADFREQ_SHIFT_SET(dst, src) \  argument
416 		(((dst) & ~0x00000008) | (((u32) (src) << 3) & 0x00000008))
417 #define  RXTX_REG61_EYE_COUNT_WIDTH_SEL_SET(dst, src) \  argument
418 		(((dst) & ~0x000000c0) | (((u32) (src) << 6) & 0x000000c0))
419 #define  RXTX_REG61_SPD_SEL_CDR_SET(dst, src) \  argument
420 		(((dst) & ~0x00003c00) | (((u32) (src) << 10) & 0x00003c00))
422 #define  RXTX_REG62_PERIOD_H1_QLATCH_SET(dst, src) \  argument
423 		(((dst) & ~0x00003800) | (((u32) (src) << 11) & 0x00003800))
425 #define  RXTX_REG89_MU_TH7_SET(dst, src) \  argument
426 		(((dst) & ~0x0000f800) | (((u32) (src) << 11) & 0x0000f800))
427 #define  RXTX_REG89_MU_TH8_SET(dst, src) \  argument
428 		(((dst) & ~0x000007c0) | (((u32) (src) << 6) & 0x000007c0))
429 #define  RXTX_REG89_MU_TH9_SET(dst, src) \  argument
430 		(((dst) & ~0x0000003e) | (((u32) (src) << 1) & 0x0000003e))
432 #define  RXTX_REG96_MU_FREQ1_SET(dst, src) \  argument
433 		(((dst) & ~0x0000f800) | (((u32) (src) << 11) & 0x0000f800))
434 #define  RXTX_REG96_MU_FREQ2_SET(dst, src) \  argument
435 		(((dst) & ~0x000007c0) | (((u32) (src) << 6) & 0x000007c0))
436 #define  RXTX_REG96_MU_FREQ3_SET(dst, src) \  argument
437 		(((dst) & ~0x0000003e) | (((u32) (src) << 1) & 0x0000003e))
439 #define  RXTX_REG99_MU_PHASE1_SET(dst, src) \  argument
440 		(((dst) & ~0x0000f800) | (((u32) (src) << 11) & 0x0000f800))
441 #define  RXTX_REG99_MU_PHASE2_SET(dst, src) \  argument
442 		(((dst) & ~0x000007c0) | (((u32) (src) << 6) & 0x000007c0))
443 #define  RXTX_REG99_MU_PHASE3_SET(dst, src) \  argument
444 		(((dst) & ~0x0000003e) | (((u32) (src) << 1) & 0x0000003e))
446 #define  RXTX_REG102_FREQLOOP_LIMIT_SET(dst, src) \  argument
447 		(((dst) & ~0x00000060) | (((u32) (src) << 5) & 0x00000060))
450 #define  RXTX_REG121_SUMOS_CAL_CODE_RD(src) ((0x0000003e & (u32)(src)) >> 0x1)  argument
452 #define  RXTX_REG125_PQ_REG_SET(dst, src) \  argument
453 		(((dst) & ~0x0000fe00) | (((u32) (src) << 9) & 0x0000fe00))
454 #define  RXTX_REG125_SIGN_PQ_SET(dst, src) \  argument
455 		(((dst) & ~0x00000100) | (((u32) (src) << 8) & 0x00000100))
456 #define  RXTX_REG125_SIGN_PQ_2C_SET(dst, src) \  argument
457 		(((dst) & ~0x00000080) | (((u32) (src) << 7) & 0x00000080))
458 #define  RXTX_REG125_PHZ_MANUALCODE_SET(dst, src) \  argument
459 		(((dst) & ~0x0000007c) | (((u32) (src) << 2) & 0x0000007c))
460 #define  RXTX_REG125_PHZ_MANUAL_SET(dst, src) \  argument
461 		(((dst) & ~0x00000002) | (((u32) (src) << 1) & 0x00000002))
465 #define  RXTX_REG127_FORCE_SUM_CAL_START_SET(dst, src) \  argument
466 		(((dst) & ~0x00000002) | (((u32) (src) << 1) & 0x00000002))
467 #define  RXTX_REG127_FORCE_LAT_CAL_START_SET(dst, src) \  argument
468 		(((dst) & ~0x00000004) | (((u32) (src) << 2) & 0x00000004))
469 #define  RXTX_REG127_LATCH_MAN_CAL_ENA_SET(dst, src) \  argument
470 		(((dst) & ~0x00000008) | (((u32) (src) << 3) & 0x00000008))
471 #define  RXTX_REG127_DO_LATCH_MANCAL_SET(dst, src) \  argument
472 		(((dst) & ~0x0000fc00) | (((u32) (src) << 10) & 0x0000fc00))
473 #define  RXTX_REG127_XO_LATCH_MANCAL_SET(dst, src) \  argument
474 		(((dst) & ~0x000003f0) | (((u32) (src) << 4) & 0x000003f0))
476 #define  RXTX_REG128_LATCH_CAL_WAIT_SEL_SET(dst, src) \  argument
477 		(((dst) & ~0x0000000c) | (((u32) (src) << 2) & 0x0000000c))
478 #define  RXTX_REG128_EO_LATCH_MANCAL_SET(dst, src) \  argument
479 		(((dst) & ~0x0000fc00) | (((u32) (src) << 10) & 0x0000fc00))
480 #define  RXTX_REG128_SO_LATCH_MANCAL_SET(dst, src) \  argument
481 		(((dst) & ~0x000003f0) | (((u32) (src) << 4) & 0x000003f0))
483 #define  RXTX_REG129_DE_LATCH_MANCAL_SET(dst, src) \  argument
484 		(((dst) & ~0x0000fc00) | (((u32) (src) << 10) & 0x0000fc00))
485 #define  RXTX_REG129_XE_LATCH_MANCAL_SET(dst, src) \  argument
486 		(((dst) & ~0x000003f0) | (((u32) (src) << 4) & 0x000003f0))
488 #define  RXTX_REG130_EE_LATCH_MANCAL_SET(dst, src) \  argument
489 		(((dst) & ~0x0000fc00) | (((u32) (src) << 10) & 0x0000fc00))
490 #define  RXTX_REG130_SE_LATCH_MANCAL_SET(dst, src) \  argument
491 		(((dst) & ~0x000003f0) | (((u32) (src) << 4) & 0x000003f0))
493 #define  RXTX_REG145_TX_IDLE_SATA_SET(dst, src) \  argument
494 		(((dst) & ~0x00000001) | (((u32) (src) << 0) & 0x00000001))
495 #define  RXTX_REG145_RXES_ENA_SET(dst, src) \  argument
496 		(((dst) & ~0x00000002) | (((u32) (src) << 1) & 0x00000002))
497 #define  RXTX_REG145_RXDFE_CONFIG_SET(dst, src) \  argument
498 		(((dst) & ~0x0000c000) | (((u32) (src) << 14) & 0x0000c000))
499 #define  RXTX_REG145_RXVWES_LATENA_SET(dst, src) \  argument
500 		(((dst) & ~0x00000004) | (((u32) (src) << 2) & 0x00000004))