Lines Matching refs:DSI_REG

56 #define DSI_REG(mod, idx)		((const struct dsi_reg) { mod, idx })  macro
63 #define DSI_REVISION			DSI_REG(DSI_PROTO, 0x0000)
64 #define DSI_SYSCONFIG			DSI_REG(DSI_PROTO, 0x0010)
65 #define DSI_SYSSTATUS			DSI_REG(DSI_PROTO, 0x0014)
66 #define DSI_IRQSTATUS			DSI_REG(DSI_PROTO, 0x0018)
67 #define DSI_IRQENABLE			DSI_REG(DSI_PROTO, 0x001C)
68 #define DSI_CTRL			DSI_REG(DSI_PROTO, 0x0040)
69 #define DSI_GNQ				DSI_REG(DSI_PROTO, 0x0044)
70 #define DSI_COMPLEXIO_CFG1		DSI_REG(DSI_PROTO, 0x0048)
71 #define DSI_COMPLEXIO_IRQ_STATUS	DSI_REG(DSI_PROTO, 0x004C)
72 #define DSI_COMPLEXIO_IRQ_ENABLE	DSI_REG(DSI_PROTO, 0x0050)
73 #define DSI_CLK_CTRL			DSI_REG(DSI_PROTO, 0x0054)
74 #define DSI_TIMING1			DSI_REG(DSI_PROTO, 0x0058)
75 #define DSI_TIMING2			DSI_REG(DSI_PROTO, 0x005C)
76 #define DSI_VM_TIMING1			DSI_REG(DSI_PROTO, 0x0060)
77 #define DSI_VM_TIMING2			DSI_REG(DSI_PROTO, 0x0064)
78 #define DSI_VM_TIMING3			DSI_REG(DSI_PROTO, 0x0068)
79 #define DSI_CLK_TIMING			DSI_REG(DSI_PROTO, 0x006C)
80 #define DSI_TX_FIFO_VC_SIZE		DSI_REG(DSI_PROTO, 0x0070)
81 #define DSI_RX_FIFO_VC_SIZE		DSI_REG(DSI_PROTO, 0x0074)
82 #define DSI_COMPLEXIO_CFG2		DSI_REG(DSI_PROTO, 0x0078)
83 #define DSI_RX_FIFO_VC_FULLNESS		DSI_REG(DSI_PROTO, 0x007C)
84 #define DSI_VM_TIMING4			DSI_REG(DSI_PROTO, 0x0080)
85 #define DSI_TX_FIFO_VC_EMPTINESS	DSI_REG(DSI_PROTO, 0x0084)
86 #define DSI_VM_TIMING5			DSI_REG(DSI_PROTO, 0x0088)
87 #define DSI_VM_TIMING6			DSI_REG(DSI_PROTO, 0x008C)
88 #define DSI_VM_TIMING7			DSI_REG(DSI_PROTO, 0x0090)
89 #define DSI_STOPCLK_TIMING		DSI_REG(DSI_PROTO, 0x0094)
90 #define DSI_VC_CTRL(n)			DSI_REG(DSI_PROTO, 0x0100 + (n * 0x20))
91 #define DSI_VC_TE(n)			DSI_REG(DSI_PROTO, 0x0104 + (n * 0x20))
92 #define DSI_VC_LONG_PACKET_HEADER(n)	DSI_REG(DSI_PROTO, 0x0108 + (n * 0x20))
93 #define DSI_VC_LONG_PACKET_PAYLOAD(n)	DSI_REG(DSI_PROTO, 0x010C + (n * 0x20))
94 #define DSI_VC_SHORT_PACKET_HEADER(n)	DSI_REG(DSI_PROTO, 0x0110 + (n * 0x20))
95 #define DSI_VC_IRQSTATUS(n)		DSI_REG(DSI_PROTO, 0x0118 + (n * 0x20))
96 #define DSI_VC_IRQENABLE(n)		DSI_REG(DSI_PROTO, 0x011C + (n * 0x20))
104 #define DSI_DSIPHY_CFG0			DSI_REG(DSI_PHY, 0x0000)
105 #define DSI_DSIPHY_CFG1			DSI_REG(DSI_PHY, 0x0004)
106 #define DSI_DSIPHY_CFG2			DSI_REG(DSI_PHY, 0x0008)
107 #define DSI_DSIPHY_CFG5			DSI_REG(DSI_PHY, 0x0014)
108 #define DSI_DSIPHY_CFG10		DSI_REG(DSI_PHY, 0x0028)
116 #define DSI_PLL_CONTROL			DSI_REG(DSI_PLL, 0x0000)
117 #define DSI_PLL_STATUS			DSI_REG(DSI_PLL, 0x0004)
118 #define DSI_PLL_GO			DSI_REG(DSI_PLL, 0x0008)
119 #define DSI_PLL_CONFIGURATION1		DSI_REG(DSI_PLL, 0x000C)
120 #define DSI_PLL_CONFIGURATION2		DSI_REG(DSI_PLL, 0x0010)