Lines Matching refs:clkr
410 .clkr = {
442 .clkr.hw.init = &(struct clk_init_data){
455 .clkr = {
474 .clkr.hw.init = &(struct clk_init_data){
488 .clkr = {
507 .clkr.hw.init = &(struct clk_init_data){
522 .clkr = {
541 .clkr.hw.init = &(struct clk_init_data){
570 .clkr = {
588 .clkr.hw.init = &(struct clk_init_data){
602 .clkr = {
620 .clkr.hw.init = &(struct clk_init_data){
643 .clkr.hw.init = &(struct clk_init_data){
668 .clkr = {
694 .clkr.hw.init = &(struct clk_init_data){
720 .clkr.hw.init = &(struct clk_init_data){
733 .clkr.hw.init = &(struct clk_init_data){
747 .clkr.hw.init = &(struct clk_init_data){
760 .clkr.hw.init = &(struct clk_init_data){
774 .clkr.hw.init = &(struct clk_init_data){
787 .clkr.hw.init = &(struct clk_init_data){
801 .clkr.hw.init = &(struct clk_init_data){
814 .clkr.hw.init = &(struct clk_init_data){
828 .clkr.hw.init = &(struct clk_init_data){
841 .clkr.hw.init = &(struct clk_init_data){
855 .clkr.hw.init = &(struct clk_init_data){
889 .clkr.hw.init = &(struct clk_init_data){
903 .clkr.hw.init = &(struct clk_init_data){
917 .clkr.hw.init = &(struct clk_init_data){
931 .clkr.hw.init = &(struct clk_init_data){
945 .clkr.hw.init = &(struct clk_init_data){
959 .clkr.hw.init = &(struct clk_init_data){
978 .clkr.hw.init = &(struct clk_init_data){
996 .clkr.hw.init = &(struct clk_init_data){
1009 .clkr = {
1025 .clkr.hw.init = &(struct clk_init_data){
1039 .clkr.hw.init = &(struct clk_init_data){
1052 .clkr = {
1081 .clkr.hw.init = &(struct clk_init_data){
1101 .clkr.hw.init = &(struct clk_init_data){
1115 .clkr.hw.init = &(struct clk_init_data){
1136 .clkr.hw.init = &(struct clk_init_data){
1155 .clkr.hw.init = &(struct clk_init_data){
1176 .clkr.hw.init = &(struct clk_init_data){
1189 .clkr = {
1206 .clkr.hw.init = &(struct clk_init_data){
1220 .clkr.hw.init = &(struct clk_init_data){
1234 .clkr.hw.init = &(struct clk_init_data){
1247 .clkr = {
1260 .clkr = {
1305 .clkr.hw.init = &(struct clk_init_data){
1339 .clkr.hw.init = &(struct clk_init_data){
1358 .clkr.hw.init = &(struct clk_init_data){
1392 .clkr.hw.init = &(struct clk_init_data){
1414 .clkr.hw.init = &(struct clk_init_data){
1427 .clkr = {
1445 .clkr.hw.init = &(struct clk_init_data){
1458 .clkr = {
1482 .clkr.hw.init = &(struct clk_init_data){
1501 .clkr.hw.init = &(struct clk_init_data){
1520 .clkr.hw.init = &(struct clk_init_data){
1554 .clkr.hw.init = &(struct clk_init_data){
1566 .clkr = {
1591 .clkr.hw.init = &(struct clk_init_data){
1603 .clkr = {
1621 .clkr.hw.init = &(struct clk_init_data){
1633 .clkr = {
1651 .clkr.hw.init = &(struct clk_init_data){
1663 .clkr = {
1681 .clkr.hw.init = &(struct clk_init_data){
1693 .clkr = {
1711 .clkr.hw.init = &(struct clk_init_data){
1723 .clkr = {
1741 .clkr.hw.init = &(struct clk_init_data){
1753 .clkr = {
1771 .clkr.hw.init = &(struct clk_init_data){
1783 .clkr = {
1811 .clkr.hw.init = &(struct clk_init_data){
1823 .clkr = {
1851 .clkr.hw.init = &(struct clk_init_data){
1863 .clkr = {
1891 .clkr.hw.init = &(struct clk_init_data){
1903 .clkr = {
1931 .clkr.hw.init = &(struct clk_init_data){
1943 .clkr = {
1969 .clkr.hw.init = &(struct clk_init_data){
1988 .clkr.hw.init = &(struct clk_init_data){
2002 .clkr.hw.init = &(struct clk_init_data){
2016 .clkr.hw.init = &(struct clk_init_data){
2026 .clkr = {
2043 .clkr = {
2060 .clkr = {
2077 .clkr = {
2094 .clkr = {
2111 .clkr = {
2128 .clkr = {
2145 .clkr = {
2162 .clkr = {
2179 .clkr = {
2196 .clkr = {
2213 .clkr = {
2230 .clkr = {
2247 .clkr = {
2264 .clkr = {
2281 .clkr = {
2298 .clkr = {
2315 .clkr = {
2332 .clkr = {
2350 .clkr = {
2367 .clkr = {
2384 .clkr = {
2401 .clkr = {
2418 .clkr = {
2435 .clkr = {
2452 .clkr = {
2470 .clkr = {
2487 .clkr = {
2504 .clkr = {
2521 .clkr = {
2538 .clkr = {
2555 .clkr = {
2573 .clkr = {
2590 .clkr = {
2607 .clkr = {
2624 .clkr = {
2641 .clkr = {
2658 .clkr = {
2675 .clkr = {
2693 .clkr = {
2710 .clkr = {
2727 .clkr = {
2744 .clkr = {
2761 .clkr = {
2778 .clkr = {
2795 .clkr = {
2813 .clkr = {
2830 .clkr = {
2847 .clkr = {
2864 .clkr = {
2881 .clkr = {
2898 .clkr = {
2915 .clkr = {
2932 .clkr = {
2949 .clkr = {
2966 .clkr = {
2983 .clkr = {
3000 .clkr = {
3017 .clkr = {
3034 .clkr = {
3051 .clkr = {
3068 .clkr = {
3085 .clkr = {
3102 .clkr = {
3119 .clkr = {
3136 .clkr = {
3153 .clkr = {
3170 .clkr = {
3187 .clkr = {
3204 .clkr = {
3221 .clkr = {
3238 .clkr = {
3255 .clkr = {
3272 .clkr = {
3289 .clkr = {
3306 .clkr = {
3323 .clkr = {
3340 .clkr = {
3357 .clkr = {
3374 .clkr = {
3391 .clkr = {
3408 .clkr = {
3425 .clkr = {
3442 .clkr = {
3459 .clkr = {
3476 .clkr = {
3493 .clkr = {
3510 .clkr = {
3527 .clkr = {
3544 .clkr = {
3561 .clkr = {
3578 .clkr = {
3595 .clkr = {
3612 .clkr = {
3629 .clkr = {
3646 .clkr = {
3663 .clkr = {
3680 .clkr = {
3697 .clkr = {
3714 .clkr = {
3731 .clkr = {
3748 .clkr = {
3765 .clkr = {
3782 .clkr = {
3799 .clkr = {
3816 .clkr = {
3833 .clkr = {
3850 .clkr = {
3867 .clkr = {
3884 .clkr = {
3901 .clkr = {
3918 .clkr = {
3935 .clkr = {
3952 .clkr = {
3969 .clkr = {
3986 .clkr = {
4003 .clkr = {
4020 .clkr = {
4037 .clkr = {
4054 .clkr = {
4071 .clkr = {
4088 .clkr = {
4105 .clkr = {
4122 .clkr = {
4139 .clkr = {
4156 .clkr = {
4173 .clkr = {
4190 .clkr = {
4207 .clkr = {
4225 .clkr = {
4243 .clkr = {
4261 .clkr = {
4278 .clkr = {
4295 .clkr = {
4312 .clkr = {
4338 [GPLL0_MAIN] = &gpll0_main.clkr,
4339 [GPLL0] = &gpll0.clkr,
4340 [GPLL2_MAIN] = &gpll2_main.clkr,
4341 [GPLL2] = &gpll2.clkr,
4342 [GPLL4_MAIN] = &gpll4_main.clkr,
4343 [GPLL4] = &gpll4.clkr,
4344 [GPLL6_MAIN] = &gpll6_main.clkr,
4345 [GPLL6] = &gpll6.clkr,
4346 [UBI32_PLL_MAIN] = &ubi32_pll_main.clkr,
4347 [UBI32_PLL] = &ubi32_pll.clkr,
4348 [NSS_CRYPTO_PLL_MAIN] = &nss_crypto_pll_main.clkr,
4349 [NSS_CRYPTO_PLL] = &nss_crypto_pll.clkr,
4350 [PCNOC_BFDCD_CLK_SRC] = &pcnoc_bfdcd_clk_src.clkr,
4351 [GCC_SLEEP_CLK_SRC] = &gcc_sleep_clk_src.clkr,
4352 [BLSP1_QUP1_I2C_APPS_CLK_SRC] = &blsp1_qup1_i2c_apps_clk_src.clkr,
4353 [BLSP1_QUP1_SPI_APPS_CLK_SRC] = &blsp1_qup1_spi_apps_clk_src.clkr,
4354 [BLSP1_QUP2_I2C_APPS_CLK_SRC] = &blsp1_qup2_i2c_apps_clk_src.clkr,
4355 [BLSP1_QUP2_SPI_APPS_CLK_SRC] = &blsp1_qup2_spi_apps_clk_src.clkr,
4356 [BLSP1_QUP3_I2C_APPS_CLK_SRC] = &blsp1_qup3_i2c_apps_clk_src.clkr,
4357 [BLSP1_QUP3_SPI_APPS_CLK_SRC] = &blsp1_qup3_spi_apps_clk_src.clkr,
4358 [BLSP1_QUP4_I2C_APPS_CLK_SRC] = &blsp1_qup4_i2c_apps_clk_src.clkr,
4359 [BLSP1_QUP4_SPI_APPS_CLK_SRC] = &blsp1_qup4_spi_apps_clk_src.clkr,
4360 [BLSP1_QUP5_I2C_APPS_CLK_SRC] = &blsp1_qup5_i2c_apps_clk_src.clkr,
4361 [BLSP1_QUP5_SPI_APPS_CLK_SRC] = &blsp1_qup5_spi_apps_clk_src.clkr,
4362 [BLSP1_QUP6_I2C_APPS_CLK_SRC] = &blsp1_qup6_i2c_apps_clk_src.clkr,
4363 [BLSP1_QUP6_SPI_APPS_CLK_SRC] = &blsp1_qup6_spi_apps_clk_src.clkr,
4364 [BLSP1_UART1_APPS_CLK_SRC] = &blsp1_uart1_apps_clk_src.clkr,
4365 [BLSP1_UART2_APPS_CLK_SRC] = &blsp1_uart2_apps_clk_src.clkr,
4366 [BLSP1_UART3_APPS_CLK_SRC] = &blsp1_uart3_apps_clk_src.clkr,
4367 [BLSP1_UART4_APPS_CLK_SRC] = &blsp1_uart4_apps_clk_src.clkr,
4368 [BLSP1_UART5_APPS_CLK_SRC] = &blsp1_uart5_apps_clk_src.clkr,
4369 [BLSP1_UART6_APPS_CLK_SRC] = &blsp1_uart6_apps_clk_src.clkr,
4370 [PCIE0_AXI_CLK_SRC] = &pcie0_axi_clk_src.clkr,
4371 [PCIE0_AUX_CLK_SRC] = &pcie0_aux_clk_src.clkr,
4372 [PCIE0_PIPE_CLK_SRC] = &pcie0_pipe_clk_src.clkr,
4373 [PCIE1_AXI_CLK_SRC] = &pcie1_axi_clk_src.clkr,
4374 [PCIE1_AUX_CLK_SRC] = &pcie1_aux_clk_src.clkr,
4375 [PCIE1_PIPE_CLK_SRC] = &pcie1_pipe_clk_src.clkr,
4376 [SDCC1_APPS_CLK_SRC] = &sdcc1_apps_clk_src.clkr,
4377 [SDCC1_ICE_CORE_CLK_SRC] = &sdcc1_ice_core_clk_src.clkr,
4378 [SDCC2_APPS_CLK_SRC] = &sdcc2_apps_clk_src.clkr,
4379 [USB0_MASTER_CLK_SRC] = &usb0_master_clk_src.clkr,
4380 [USB0_AUX_CLK_SRC] = &usb0_aux_clk_src.clkr,
4381 [USB0_MOCK_UTMI_CLK_SRC] = &usb0_mock_utmi_clk_src.clkr,
4382 [USB0_PIPE_CLK_SRC] = &usb0_pipe_clk_src.clkr,
4383 [USB1_MASTER_CLK_SRC] = &usb1_master_clk_src.clkr,
4384 [USB1_AUX_CLK_SRC] = &usb1_aux_clk_src.clkr,
4385 [USB1_MOCK_UTMI_CLK_SRC] = &usb1_mock_utmi_clk_src.clkr,
4386 [USB1_PIPE_CLK_SRC] = &usb1_pipe_clk_src.clkr,
4387 [GCC_XO_CLK_SRC] = &gcc_xo_clk_src.clkr,
4388 [SYSTEM_NOC_BFDCD_CLK_SRC] = &system_noc_bfdcd_clk_src.clkr,
4389 [NSS_CE_CLK_SRC] = &nss_ce_clk_src.clkr,
4390 [NSS_NOC_BFDCD_CLK_SRC] = &nss_noc_bfdcd_clk_src.clkr,
4391 [NSS_CRYPTO_CLK_SRC] = &nss_crypto_clk_src.clkr,
4392 [NSS_UBI0_CLK_SRC] = &nss_ubi0_clk_src.clkr,
4393 [NSS_UBI0_DIV_CLK_SRC] = &nss_ubi0_div_clk_src.clkr,
4394 [NSS_UBI1_CLK_SRC] = &nss_ubi1_clk_src.clkr,
4395 [NSS_UBI1_DIV_CLK_SRC] = &nss_ubi1_div_clk_src.clkr,
4396 [UBI_MPT_CLK_SRC] = &ubi_mpt_clk_src.clkr,
4397 [NSS_IMEM_CLK_SRC] = &nss_imem_clk_src.clkr,
4398 [NSS_PPE_CLK_SRC] = &nss_ppe_clk_src.clkr,
4399 [NSS_PORT1_RX_CLK_SRC] = &nss_port1_rx_clk_src.clkr,
4400 [NSS_PORT1_RX_DIV_CLK_SRC] = &nss_port1_rx_div_clk_src.clkr,
4401 [NSS_PORT1_TX_CLK_SRC] = &nss_port1_tx_clk_src.clkr,
4402 [NSS_PORT1_TX_DIV_CLK_SRC] = &nss_port1_tx_div_clk_src.clkr,
4403 [NSS_PORT2_RX_CLK_SRC] = &nss_port2_rx_clk_src.clkr,
4404 [NSS_PORT2_RX_DIV_CLK_SRC] = &nss_port2_rx_div_clk_src.clkr,
4405 [NSS_PORT2_TX_CLK_SRC] = &nss_port2_tx_clk_src.clkr,
4406 [NSS_PORT2_TX_DIV_CLK_SRC] = &nss_port2_tx_div_clk_src.clkr,
4407 [NSS_PORT3_RX_CLK_SRC] = &nss_port3_rx_clk_src.clkr,
4408 [NSS_PORT3_RX_DIV_CLK_SRC] = &nss_port3_rx_div_clk_src.clkr,
4409 [NSS_PORT3_TX_CLK_SRC] = &nss_port3_tx_clk_src.clkr,
4410 [NSS_PORT3_TX_DIV_CLK_SRC] = &nss_port3_tx_div_clk_src.clkr,
4411 [NSS_PORT4_RX_CLK_SRC] = &nss_port4_rx_clk_src.clkr,
4412 [NSS_PORT4_RX_DIV_CLK_SRC] = &nss_port4_rx_div_clk_src.clkr,
4413 [NSS_PORT4_TX_CLK_SRC] = &nss_port4_tx_clk_src.clkr,
4414 [NSS_PORT4_TX_DIV_CLK_SRC] = &nss_port4_tx_div_clk_src.clkr,
4415 [NSS_PORT5_RX_CLK_SRC] = &nss_port5_rx_clk_src.clkr,
4416 [NSS_PORT5_RX_DIV_CLK_SRC] = &nss_port5_rx_div_clk_src.clkr,
4417 [NSS_PORT5_TX_CLK_SRC] = &nss_port5_tx_clk_src.clkr,
4418 [NSS_PORT5_TX_DIV_CLK_SRC] = &nss_port5_tx_div_clk_src.clkr,
4419 [NSS_PORT6_RX_CLK_SRC] = &nss_port6_rx_clk_src.clkr,
4420 [NSS_PORT6_RX_DIV_CLK_SRC] = &nss_port6_rx_div_clk_src.clkr,
4421 [NSS_PORT6_TX_CLK_SRC] = &nss_port6_tx_clk_src.clkr,
4422 [NSS_PORT6_TX_DIV_CLK_SRC] = &nss_port6_tx_div_clk_src.clkr,
4423 [CRYPTO_CLK_SRC] = &crypto_clk_src.clkr,
4424 [GP1_CLK_SRC] = &gp1_clk_src.clkr,
4425 [GP2_CLK_SRC] = &gp2_clk_src.clkr,
4426 [GP3_CLK_SRC] = &gp3_clk_src.clkr,
4427 [GCC_BLSP1_AHB_CLK] = &gcc_blsp1_ahb_clk.clkr,
4428 [GCC_BLSP1_QUP1_I2C_APPS_CLK] = &gcc_blsp1_qup1_i2c_apps_clk.clkr,
4429 [GCC_BLSP1_QUP1_SPI_APPS_CLK] = &gcc_blsp1_qup1_spi_apps_clk.clkr,
4430 [GCC_BLSP1_QUP2_I2C_APPS_CLK] = &gcc_blsp1_qup2_i2c_apps_clk.clkr,
4431 [GCC_BLSP1_QUP2_SPI_APPS_CLK] = &gcc_blsp1_qup2_spi_apps_clk.clkr,
4432 [GCC_BLSP1_QUP3_I2C_APPS_CLK] = &gcc_blsp1_qup3_i2c_apps_clk.clkr,
4433 [GCC_BLSP1_QUP3_SPI_APPS_CLK] = &gcc_blsp1_qup3_spi_apps_clk.clkr,
4434 [GCC_BLSP1_QUP4_I2C_APPS_CLK] = &gcc_blsp1_qup4_i2c_apps_clk.clkr,
4435 [GCC_BLSP1_QUP4_SPI_APPS_CLK] = &gcc_blsp1_qup4_spi_apps_clk.clkr,
4436 [GCC_BLSP1_QUP5_I2C_APPS_CLK] = &gcc_blsp1_qup5_i2c_apps_clk.clkr,
4437 [GCC_BLSP1_QUP5_SPI_APPS_CLK] = &gcc_blsp1_qup5_spi_apps_clk.clkr,
4438 [GCC_BLSP1_QUP6_I2C_APPS_CLK] = &gcc_blsp1_qup6_i2c_apps_clk.clkr,
4439 [GCC_BLSP1_QUP6_SPI_APPS_CLK] = &gcc_blsp1_qup6_spi_apps_clk.clkr,
4440 [GCC_BLSP1_UART1_APPS_CLK] = &gcc_blsp1_uart1_apps_clk.clkr,
4441 [GCC_BLSP1_UART2_APPS_CLK] = &gcc_blsp1_uart2_apps_clk.clkr,
4442 [GCC_BLSP1_UART3_APPS_CLK] = &gcc_blsp1_uart3_apps_clk.clkr,
4443 [GCC_BLSP1_UART4_APPS_CLK] = &gcc_blsp1_uart4_apps_clk.clkr,
4444 [GCC_BLSP1_UART5_APPS_CLK] = &gcc_blsp1_uart5_apps_clk.clkr,
4445 [GCC_BLSP1_UART6_APPS_CLK] = &gcc_blsp1_uart6_apps_clk.clkr,
4446 [GCC_PRNG_AHB_CLK] = &gcc_prng_ahb_clk.clkr,
4447 [GCC_QPIC_AHB_CLK] = &gcc_qpic_ahb_clk.clkr,
4448 [GCC_QPIC_CLK] = &gcc_qpic_clk.clkr,
4449 [GCC_PCIE0_AHB_CLK] = &gcc_pcie0_ahb_clk.clkr,
4450 [GCC_PCIE0_AUX_CLK] = &gcc_pcie0_aux_clk.clkr,
4451 [GCC_PCIE0_AXI_M_CLK] = &gcc_pcie0_axi_m_clk.clkr,
4452 [GCC_PCIE0_AXI_S_CLK] = &gcc_pcie0_axi_s_clk.clkr,
4453 [GCC_PCIE0_PIPE_CLK] = &gcc_pcie0_pipe_clk.clkr,
4454 [GCC_SYS_NOC_PCIE0_AXI_CLK] = &gcc_sys_noc_pcie0_axi_clk.clkr,
4455 [GCC_PCIE1_AHB_CLK] = &gcc_pcie1_ahb_clk.clkr,
4456 [GCC_PCIE1_AUX_CLK] = &gcc_pcie1_aux_clk.clkr,
4457 [GCC_PCIE1_AXI_M_CLK] = &gcc_pcie1_axi_m_clk.clkr,
4458 [GCC_PCIE1_AXI_S_CLK] = &gcc_pcie1_axi_s_clk.clkr,
4459 [GCC_PCIE1_PIPE_CLK] = &gcc_pcie1_pipe_clk.clkr,
4460 [GCC_SYS_NOC_PCIE1_AXI_CLK] = &gcc_sys_noc_pcie1_axi_clk.clkr,
4461 [GCC_USB0_AUX_CLK] = &gcc_usb0_aux_clk.clkr,
4462 [GCC_SYS_NOC_USB0_AXI_CLK] = &gcc_sys_noc_usb0_axi_clk.clkr,
4463 [GCC_USB0_MASTER_CLK] = &gcc_usb0_master_clk.clkr,
4464 [GCC_USB0_MOCK_UTMI_CLK] = &gcc_usb0_mock_utmi_clk.clkr,
4465 [GCC_USB0_PHY_CFG_AHB_CLK] = &gcc_usb0_phy_cfg_ahb_clk.clkr,
4466 [GCC_USB0_PIPE_CLK] = &gcc_usb0_pipe_clk.clkr,
4467 [GCC_USB0_SLEEP_CLK] = &gcc_usb0_sleep_clk.clkr,
4468 [GCC_USB1_AUX_CLK] = &gcc_usb1_aux_clk.clkr,
4469 [GCC_SYS_NOC_USB1_AXI_CLK] = &gcc_sys_noc_usb1_axi_clk.clkr,
4470 [GCC_USB1_MASTER_CLK] = &gcc_usb1_master_clk.clkr,
4471 [GCC_USB1_MOCK_UTMI_CLK] = &gcc_usb1_mock_utmi_clk.clkr,
4472 [GCC_USB1_PHY_CFG_AHB_CLK] = &gcc_usb1_phy_cfg_ahb_clk.clkr,
4473 [GCC_USB1_PIPE_CLK] = &gcc_usb1_pipe_clk.clkr,
4474 [GCC_USB1_SLEEP_CLK] = &gcc_usb1_sleep_clk.clkr,
4475 [GCC_SDCC1_AHB_CLK] = &gcc_sdcc1_ahb_clk.clkr,
4476 [GCC_SDCC1_APPS_CLK] = &gcc_sdcc1_apps_clk.clkr,
4477 [GCC_SDCC1_ICE_CORE_CLK] = &gcc_sdcc1_ice_core_clk.clkr,
4478 [GCC_SDCC2_AHB_CLK] = &gcc_sdcc2_ahb_clk.clkr,
4479 [GCC_SDCC2_APPS_CLK] = &gcc_sdcc2_apps_clk.clkr,
4480 [GCC_MEM_NOC_NSS_AXI_CLK] = &gcc_mem_noc_nss_axi_clk.clkr,
4481 [GCC_NSS_CE_APB_CLK] = &gcc_nss_ce_apb_clk.clkr,
4482 [GCC_NSS_CE_AXI_CLK] = &gcc_nss_ce_axi_clk.clkr,
4483 [GCC_NSS_CFG_CLK] = &gcc_nss_cfg_clk.clkr,
4484 [GCC_NSS_CRYPTO_CLK] = &gcc_nss_crypto_clk.clkr,
4485 [GCC_NSS_CSR_CLK] = &gcc_nss_csr_clk.clkr,
4486 [GCC_NSS_EDMA_CFG_CLK] = &gcc_nss_edma_cfg_clk.clkr,
4487 [GCC_NSS_EDMA_CLK] = &gcc_nss_edma_clk.clkr,
4488 [GCC_NSS_IMEM_CLK] = &gcc_nss_imem_clk.clkr,
4489 [GCC_NSS_NOC_CLK] = &gcc_nss_noc_clk.clkr,
4490 [GCC_NSS_PPE_BTQ_CLK] = &gcc_nss_ppe_btq_clk.clkr,
4491 [GCC_NSS_PPE_CFG_CLK] = &gcc_nss_ppe_cfg_clk.clkr,
4492 [GCC_NSS_PPE_CLK] = &gcc_nss_ppe_clk.clkr,
4493 [GCC_NSS_PPE_IPE_CLK] = &gcc_nss_ppe_ipe_clk.clkr,
4494 [GCC_NSS_PTP_REF_CLK] = &gcc_nss_ptp_ref_clk.clkr,
4495 [GCC_NSSNOC_CE_APB_CLK] = &gcc_nssnoc_ce_apb_clk.clkr,
4496 [GCC_NSSNOC_CE_AXI_CLK] = &gcc_nssnoc_ce_axi_clk.clkr,
4497 [GCC_NSSNOC_CRYPTO_CLK] = &gcc_nssnoc_crypto_clk.clkr,
4498 [GCC_NSSNOC_PPE_CFG_CLK] = &gcc_nssnoc_ppe_cfg_clk.clkr,
4499 [GCC_NSSNOC_PPE_CLK] = &gcc_nssnoc_ppe_clk.clkr,
4500 [GCC_NSSNOC_QOSGEN_REF_CLK] = &gcc_nssnoc_qosgen_ref_clk.clkr,
4501 [GCC_NSSNOC_SNOC_CLK] = &gcc_nssnoc_snoc_clk.clkr,
4502 [GCC_NSSNOC_TIMEOUT_REF_CLK] = &gcc_nssnoc_timeout_ref_clk.clkr,
4503 [GCC_NSSNOC_UBI0_AHB_CLK] = &gcc_nssnoc_ubi0_ahb_clk.clkr,
4504 [GCC_NSSNOC_UBI1_AHB_CLK] = &gcc_nssnoc_ubi1_ahb_clk.clkr,
4505 [GCC_UBI0_AHB_CLK] = &gcc_ubi0_ahb_clk.clkr,
4506 [GCC_UBI0_AXI_CLK] = &gcc_ubi0_axi_clk.clkr,
4507 [GCC_UBI0_NC_AXI_CLK] = &gcc_ubi0_nc_axi_clk.clkr,
4508 [GCC_UBI0_CORE_CLK] = &gcc_ubi0_core_clk.clkr,
4509 [GCC_UBI0_MPT_CLK] = &gcc_ubi0_mpt_clk.clkr,
4510 [GCC_UBI1_AHB_CLK] = &gcc_ubi1_ahb_clk.clkr,
4511 [GCC_UBI1_AXI_CLK] = &gcc_ubi1_axi_clk.clkr,
4512 [GCC_UBI1_NC_AXI_CLK] = &gcc_ubi1_nc_axi_clk.clkr,
4513 [GCC_UBI1_CORE_CLK] = &gcc_ubi1_core_clk.clkr,
4514 [GCC_UBI1_MPT_CLK] = &gcc_ubi1_mpt_clk.clkr,
4515 [GCC_CMN_12GPLL_AHB_CLK] = &gcc_cmn_12gpll_ahb_clk.clkr,
4516 [GCC_CMN_12GPLL_SYS_CLK] = &gcc_cmn_12gpll_sys_clk.clkr,
4517 [GCC_MDIO_AHB_CLK] = &gcc_mdio_ahb_clk.clkr,
4518 [GCC_UNIPHY0_AHB_CLK] = &gcc_uniphy0_ahb_clk.clkr,
4519 [GCC_UNIPHY0_SYS_CLK] = &gcc_uniphy0_sys_clk.clkr,
4520 [GCC_UNIPHY1_AHB_CLK] = &gcc_uniphy1_ahb_clk.clkr,
4521 [GCC_UNIPHY1_SYS_CLK] = &gcc_uniphy1_sys_clk.clkr,
4522 [GCC_UNIPHY2_AHB_CLK] = &gcc_uniphy2_ahb_clk.clkr,
4523 [GCC_UNIPHY2_SYS_CLK] = &gcc_uniphy2_sys_clk.clkr,
4524 [GCC_NSS_PORT1_RX_CLK] = &gcc_nss_port1_rx_clk.clkr,
4525 [GCC_NSS_PORT1_TX_CLK] = &gcc_nss_port1_tx_clk.clkr,
4526 [GCC_NSS_PORT2_RX_CLK] = &gcc_nss_port2_rx_clk.clkr,
4527 [GCC_NSS_PORT2_TX_CLK] = &gcc_nss_port2_tx_clk.clkr,
4528 [GCC_NSS_PORT3_RX_CLK] = &gcc_nss_port3_rx_clk.clkr,
4529 [GCC_NSS_PORT3_TX_CLK] = &gcc_nss_port3_tx_clk.clkr,
4530 [GCC_NSS_PORT4_RX_CLK] = &gcc_nss_port4_rx_clk.clkr,
4531 [GCC_NSS_PORT4_TX_CLK] = &gcc_nss_port4_tx_clk.clkr,
4532 [GCC_NSS_PORT5_RX_CLK] = &gcc_nss_port5_rx_clk.clkr,
4533 [GCC_NSS_PORT5_TX_CLK] = &gcc_nss_port5_tx_clk.clkr,
4534 [GCC_NSS_PORT6_RX_CLK] = &gcc_nss_port6_rx_clk.clkr,
4535 [GCC_NSS_PORT6_TX_CLK] = &gcc_nss_port6_tx_clk.clkr,
4536 [GCC_PORT1_MAC_CLK] = &gcc_port1_mac_clk.clkr,
4537 [GCC_PORT2_MAC_CLK] = &gcc_port2_mac_clk.clkr,
4538 [GCC_PORT3_MAC_CLK] = &gcc_port3_mac_clk.clkr,
4539 [GCC_PORT4_MAC_CLK] = &gcc_port4_mac_clk.clkr,
4540 [GCC_PORT5_MAC_CLK] = &gcc_port5_mac_clk.clkr,
4541 [GCC_PORT6_MAC_CLK] = &gcc_port6_mac_clk.clkr,
4542 [GCC_UNIPHY0_PORT1_RX_CLK] = &gcc_uniphy0_port1_rx_clk.clkr,
4543 [GCC_UNIPHY0_PORT1_TX_CLK] = &gcc_uniphy0_port1_tx_clk.clkr,
4544 [GCC_UNIPHY0_PORT2_RX_CLK] = &gcc_uniphy0_port2_rx_clk.clkr,
4545 [GCC_UNIPHY0_PORT2_TX_CLK] = &gcc_uniphy0_port2_tx_clk.clkr,
4546 [GCC_UNIPHY0_PORT3_RX_CLK] = &gcc_uniphy0_port3_rx_clk.clkr,
4547 [GCC_UNIPHY0_PORT3_TX_CLK] = &gcc_uniphy0_port3_tx_clk.clkr,
4548 [GCC_UNIPHY0_PORT4_RX_CLK] = &gcc_uniphy0_port4_rx_clk.clkr,
4549 [GCC_UNIPHY0_PORT4_TX_CLK] = &gcc_uniphy0_port4_tx_clk.clkr,
4550 [GCC_UNIPHY0_PORT5_RX_CLK] = &gcc_uniphy0_port5_rx_clk.clkr,
4551 [GCC_UNIPHY0_PORT5_TX_CLK] = &gcc_uniphy0_port5_tx_clk.clkr,
4552 [GCC_UNIPHY1_PORT5_RX_CLK] = &gcc_uniphy1_port5_rx_clk.clkr,
4553 [GCC_UNIPHY1_PORT5_TX_CLK] = &gcc_uniphy1_port5_tx_clk.clkr,
4554 [GCC_UNIPHY2_PORT6_RX_CLK] = &gcc_uniphy2_port6_rx_clk.clkr,
4555 [GCC_UNIPHY2_PORT6_TX_CLK] = &gcc_uniphy2_port6_tx_clk.clkr,
4556 [GCC_CRYPTO_AHB_CLK] = &gcc_crypto_ahb_clk.clkr,
4557 [GCC_CRYPTO_AXI_CLK] = &gcc_crypto_axi_clk.clkr,
4558 [GCC_CRYPTO_CLK] = &gcc_crypto_clk.clkr,
4559 [GCC_GP1_CLK] = &gcc_gp1_clk.clkr,
4560 [GCC_GP2_CLK] = &gcc_gp2_clk.clkr,
4561 [GCC_GP3_CLK] = &gcc_gp3_clk.clkr,